repo_name stringlengths 6 79 | path stringlengths 4 249 | size int64 1.02k 768k | content stringlengths 15 207k | license stringclasses 14
values |
|---|---|---|---|---|
google/skywater-pdk-libs-sky130_fd_sc_hdll | cells/nand3/sky130_fd_sc_hdll__nand3.functional.pp.v | 1,837 | module MODULE1 (
VAR11 ,
VAR13 ,
VAR7 ,
VAR6 ,
VAR12,
VAR2,
VAR1 ,
VAR14
);
output VAR11 ;
input VAR13 ;
input VAR7 ;
input VAR6 ;
input VAR12;
input VAR2;
input VAR1 ;
input VAR14 ;
wire VAR9 ;
wire VAR8;
nand VAR5 (VAR9 , VAR7, VAR13, VAR6 );
VAR4 VAR3 (VAR8, VAR9, VAR12, VAR2);
buf VAR10 (VAR11 , VAR8 );
endmodule | apache-2.0 |
google/skywater-pdk-libs-sky130_fd_sc_lp | cells/bufkapwr/sky130_fd_sc_lp__bufkapwr.behavioral.pp.v | 1,839 | module MODULE1 (
VAR2 ,
VAR5 ,
VAR10 ,
VAR3 ,
VAR7,
VAR4 ,
VAR8
);
output VAR2 ;
input VAR5 ;
input VAR10 ;
input VAR3 ;
input VAR7;
input VAR4 ;
input VAR8 ;
wire VAR12 ;
wire VAR13;
buf VAR1 (VAR12 , VAR5 );
VAR11 VAR9 (VAR13, VAR12, VAR7, VAR3);
buf VAR6 (VAR2 , VAR13 );
endmodule | apache-2.0 |
mshaklunov/mips_onemore | rtl/mips_pipeline.v | 6,197 | module MODULE1 (
input clk,
input rst,
input VAR13,
input VAR1,
input VAR28,
input VAR2,
input VAR3,
output[5:0] VAR30,
output[4:0] VAR5,
output[4:0] VAR15,
output[4:0] VAR10,
output[4:0] VAR23,
output[5:0] VAR16,
input VAR27,
input[31:0] VAR29,
input VAR31,
input VAR6,
output reg VAR25,
output reg VAR19
);
reg[31:0] V... | mit |
google/skywater-pdk-libs-sky130_fd_sc_ms | cells/edfxtp/sky130_fd_sc_ms__edfxtp_1.v | 2,277 | module MODULE1 (
VAR9 ,
VAR2 ,
VAR1 ,
VAR8 ,
VAR6,
VAR10,
VAR7 ,
VAR4
);
output VAR9 ;
input VAR2 ;
input VAR1 ;
input VAR8 ;
input VAR6;
input VAR10;
input VAR7 ;
input VAR4 ;
VAR3 VAR5 (
.VAR9(VAR9),
.VAR2(VAR2),
.VAR1(VAR1),
.VAR8(VAR8),
.VAR6(VAR6),
.VAR10(VAR10),
.VAR7(VAR7),
.VAR4(VAR4)
);
endmodule
module MODULE... | apache-2.0 |
olajep/oh | src/adi/hdl/library/axi_hdmi_tx/axi_hdmi_tx_vdma.v | 7,463 | module MODULE1 (
input VAR31,
input [ 8:0] VAR40,
input VAR21,
input VAR7,
input VAR11,
input VAR36,
input [63:0] VAR30,
output reg VAR20,
output reg VAR16,
output reg [ 8:0] VAR24,
output reg [47:0] VAR5,
output reg VAR22,
output reg [ 8:0] VAR8,
output reg VAR25,
output reg VAR6,
output reg VAR34);
localparam VAR29 =... | mit |
google/skywater-pdk-libs-sky130_fd_sc_lp | cells/or4b/sky130_fd_sc_lp__or4b_1.v | 2,291 | module MODULE1 (
VAR8 ,
VAR11 ,
VAR9 ,
VAR2 ,
VAR5 ,
VAR4,
VAR7,
VAR1 ,
VAR3
);
output VAR8 ;
input VAR11 ;
input VAR9 ;
input VAR2 ;
input VAR5 ;
input VAR4;
input VAR7;
input VAR1 ;
input VAR3 ;
VAR6 VAR10 (
.VAR8(VAR8),
.VAR11(VAR11),
.VAR9(VAR9),
.VAR2(VAR2),
.VAR5(VAR5),
.VAR4(VAR4),
.VAR7(VAR7),
.VAR1(VAR1),
.VAR... | apache-2.0 |
google/skywater-pdk-libs-sky130_fd_sc_hs | cells/dlymetal6s6s/sky130_fd_sc_hs__dlymetal6s6s.symbol.v | 1,322 | module MODULE1 (
input VAR1,
output VAR3
);
supply1 VAR2;
supply0 VAR4;
endmodule | apache-2.0 |
liqimai/ZPC | PersonalComputer/KeyBoardControler.v | 2,737 | module MODULE1(
input wire clk,
input wire VAR12,
input wire VAR6,
input wire VAR2,
output reg[15:0] VAR7,
output reg VAR9
);
reg[7:0] buffer[15:0];
reg[3:0] VAR14,VAR11;
reg[3:0] state;
reg[22:0] VAR13;
reg VAR3,VAR10;
reg [7:0] VAR5,VAR8;
reg [10:0] VAR4,VAR1;
reg new; | gpl-2.0 |
shkkgs/DE4-multicore-network-processor-with-multiple-hardware-monitors- | DE4_network_processor_4cores_6monitors_release/projects/DE4_Reference_Router_with_DMA/src/sources_ngnp_multicore/to_send/ngnp_added_monitor/ngnp/src/tmp/ucore/alu.v | 10,233 | module MODULE1 (
VAR85,VAR71,
VAR13,VAR65, VAR41, VAR19, VAR69,
VAR87, VAR86, VAR43 );
parameter VAR39=VAR39;
parameter VAR59 = VAR56;
parameter VAR88 = VAR25; parameter VAR34 = VAR33; parameter VAR28 = VAR29; parameter VAR32 = VAR26; parameter VAR82 = VAR21; parameter VAR54 = VAR72; parameter VAR36 = VAR80; parameter ... | mit |
google/globalfoundries-pdk-libs-gf180mcu_fd_sc_mcu7t5v0 | cells/oai31/gf180mcu_fd_sc_mcu7t5v0__oai31_4.functional.pp.v | 1,462 | module MODULE1( VAR10, VAR4, VAR12, VAR14, VAR2, VAR18, VAR15 );
input VAR12, VAR14, VAR10, VAR2;
inout VAR18, VAR15;
output VAR4;
wire VAR6;
not VAR9( VAR6, VAR12 );
wire VAR1;
not VAR11( VAR1, VAR14 );
wire VAR16;
not VAR13( VAR16, VAR10 );
wire VAR7;
and VAR17( VAR7, VAR6, VAR1, VAR16 );
wire VAR5;
not VAR8( VAR5, V... | apache-2.0 |
spacemonkeydelivers/mor1kx | rtl/verilog/mor1kx_cpu.v | 26,049 | module MODULE1
parameter VAR54 = 32,
parameter VAR161 = "VAR51",
parameter VAR130 = "VAR61",
parameter VAR60 = 5,
parameter VAR50 = 9,
parameter VAR72 = 2,
parameter VAR20 = 32,
parameter VAR32 = "VAR61",
parameter VAR46 = "VAR61",
parameter VAR12 = "VAR61",
parameter VAR34 = 6,
parameter VAR145 = 1,
parameter VAR91 = ... | mpl-2.0 |
vad-rulezz/megabot | fusesoc/orpsoc-cores/systems/pipistrello-s6-v1/rtl/verilog/clkgen.v | 4,415 | module MODULE1
(
input VAR1,
input VAR9,
output VAR34,
output VAR13,
output VAR37,
output VAR35,
output VAR40
);
wire VAR45;
assign VAR45 = ~VAR9;
reg VAR42;
reg VAR15;
wire VAR33;
wire VAR49;
wire VAR30, VAR32;
wire VAR48, VAR46;
wire VAR44, VAR24;
wire VAR36, VAR22;
wire VAR43;
VAR20 VAR29 (
.VAR28 (VAR1),
.VAR47 (VA... | gpl-2.0 |
cafe-alpha/wascafe | v13/wasca_10m08scv4k_no_spi_20190420/wasca/synthesis/wasca.v | 67,153 | module MODULE1 (
input wire [9:0] VAR142, input wire [2:0] VAR311, input wire VAR358, input wire [1:0] VAR257, output wire VAR59, output wire VAR360, inout wire [15:0] VAR209, output wire VAR244, output wire [1:0] VAR355, output wire VAR148, input wire VAR365, input wire VAR124, output wire VAR137, output wire VAR253, ... | gpl-2.0 |
ptracton/wb_soc_template | rtl/XILINX/IBUF.v | 3,086 | module MODULE1 (VAR10, VAR6);
parameter VAR2 = "VAR4";
parameter VAR1 = "0";
parameter VAR11 = "VAR14";
parameter VAR12 = "VAR7";
parameter VAR3 = "VAR13";
parameter VAR8 = " VAR9";
output VAR10;
input VAR6;
buf VAR5 (VAR10, VAR6); | mit |
google/skywater-pdk-libs-sky130_fd_sc_hdll | cells/clkmux2/sky130_fd_sc_hdll__clkmux2.behavioral.pp.v | 1,927 | module MODULE1 (
VAR8 ,
VAR12 ,
VAR15 ,
VAR1 ,
VAR13,
VAR7,
VAR5 ,
VAR11
);
output VAR8 ;
input VAR12 ;
input VAR15 ;
input VAR1 ;
input VAR13;
input VAR7;
input VAR5 ;
input VAR11 ;
wire VAR14 ;
wire VAR10;
VAR4 VAR6 (VAR14 , VAR12, VAR15, VAR1 );
VAR2 VAR3 (VAR10, VAR14, VAR13, VAR7);
buf VAR9 (VAR8 , VAR10 );
endmod... | apache-2.0 |
GSejas/Dise-o-ASIC-FPGA-FPU | ASIC_FLOW/Project Creator Script/Approximate_Adders/integracion_fisica/front_end/source/LOA.v | 1,123 | module MODULE1 #(parameter VAR11=10, parameter VAR13=16)(
input wire [VAR13 - 1:0] VAR10,
input wire [VAR13 - 1:0] VAR6,
output wire [VAR13:0] VAR7
);
wire [VAR11-1:0] VAR9;
wire [VAR11-1:0] VAR12;
wire [VAR13-VAR11-1:0] VAR2;
wire [VAR13-VAR11-1:0] VAR4;
wire [VAR13-VAR11:0] VAR1;
wire [VAR11-1:0] VAR5;
wire VAR8;
ass... | gpl-3.0 |
ipburbank/Raster-Laser-Projector | src/Raster_Laser_Projector/synthesis/submodules/Raster_Laser_Projector_video_decoder_0.v | 6,556 | module MODULE1 (
clk,
reset,
VAR23,
VAR7,
VAR30,
VAR22,
VAR37,
VAR19,
VAR3,
VAR33,
VAR32,
VAR25,
VAR13,
VAR9,
VAR29
);
parameter VAR14 = 7;
parameter VAR16 = 15;
parameter VAR17 = 17;
parameter VAR26 = 1280;
input clk;
input reset;
input VAR23;
input [ 7: 0] VAR7;
input VAR30;
input VAR22;
input VAR37;
input VAR19;
out... | gpl-3.0 |
google/skywater-pdk-libs-sky130_fd_sc_lp | cells/iso1p/sky130_fd_sc_lp__iso1p.blackbox.v | 1,259 | module MODULE1 (
VAR1 ,
VAR2 ,
VAR4
);
output VAR1 ;
input VAR2 ;
input VAR4;
supply1 VAR3;
supply0 VAR7 ;
supply1 VAR5 ;
supply0 VAR6 ;
endmodule | apache-2.0 |
rkrajnc/minimig-mist | rtl/minimig/ciab.v | 6,646 | module MODULE1
(
input clk, input VAR18,
input VAR20, input rd, input wr, input reset, input [3:0] VAR2, input [7:0] VAR21, output [7:0] VAR5, input VAR25, input VAR23, input flag, output irq, input [5:3] VAR44, output [7:6] VAR54, output [7:0] VAR39 );
wire [7:0] VAR12;
wire [7:0] VAR11;
wire [7:0] VAR13;
wire [7:0] V... | gpl-3.0 |
bunnie/novena-gpbb-fpga | novena-gpbb.srcs/sources_1/ip/dcm_delay/dcm_delay.v | 6,311 | module MODULE1
( input VAR37,
input VAR8,
output VAR3,
output VAR46,
output VAR15,
output VAR21,
output VAR33,
input VAR52,
output VAR18
);
assign VAR2 = VAR37;
wire VAR30;
wire VAR54;
wire [7:0] VAR39;
wire VAR32;
wire VAR44;
wire VAR34;
wire VAR41;
VAR48
.VAR49 (1),
.VAR43 (4),
.VAR27 ("VAR35"),
.VAR31 (7.518),
.VAR2... | apache-2.0 |
r2t2sdr/r2t2 | fpga/modules/adi_hdl/library/axi_dmac/splitter.v | 2,832 | module MODULE1 (
input clk,
input VAR1,
input VAR5,
output VAR3,
output [VAR2-1:0] VAR6,
input [VAR2-1:0] VAR7
);
parameter VAR2 = 2;
reg [VAR2-1:0] VAR4;
assign VAR3 = &(VAR7 | VAR4);
assign VAR6 = VAR5 ? ~VAR4 : {VAR2{1'b0}};
always @(posedge clk)
begin
if (VAR1 == 1'b0) begin
VAR4 <= {VAR2{1'b0}};
end else begin
if ... | gpl-3.0 |
ServerTech/neptune | code/display_driver_core.v | 12,829 | module MODULE1(clk, rst, VAR19, VAR5, VAR1, VAR14, VAR18, VAR6, VAR4, VAR3, VAR9, VAR15);
input wire clk ; input wire rst , VAR19 , VAR5 ; input wire [2:0] VAR1 ;
input wire [19:0] VAR14 ;
input wire [20:0] VAR18 ;
output reg VAR6 , VAR4 ;
output reg [2:0] VAR3 ;
output reg [4:0] VAR9 , VAR15 ;
reg VAR12 ;
reg VAR10 ;
... | mit |
stanford-ppl/spatial-lang | spatial/core/resources/chiselgen/template-level/fringeArria10/build/ip/ghrd_10as066n2/ghrd_10as066n2_f2sdram2_m/synth/ghrd_10as066n2_f2sdram2_m.v | 2,076 | module MODULE1 (
input wire VAR14, input wire VAR6, output wire [31:0] VAR16, input wire [31:0] VAR13, output wire VAR1, output wire VAR3, output wire [31:0] VAR5, input wire VAR2, input wire VAR7, output wire [3:0] VAR15, output wire VAR12 );
VAR9 #(
.VAR4 (0),
.VAR10 (50000),
.VAR11 (2)
) VAR8 (
.VAR14 (VAR14), .VAR6... | mit |
Chapna/TTCache | src/cache_ctl_t.v | 1,258 | module MODULE1;
reg [0:15] VAR8;
reg [0:4] VAR3;
reg enable;
reg clk;
reg write;
reg [0:1] word;
reg VAR9;
reg rst;
reg VAR4;
reg [0:3] VAR7;
wire [0:15] VAR6;
wire [0:4] VAR2;
wire VAR1;
wire VAR5;
wire valid; | gpl-2.0 |
P3Stor/P3Stor | ftl/Dynamic_Controller/ipcore_dir/TargetCmdFIFO.v | 13,421 | module MODULE1(
clk,
rst,
din,
VAR56,
VAR335,
dout,
VAR240,
VAR363,
VAR118
);
input clk;
input rst;
input [127 : 0] din;
input VAR56;
input VAR335;
output [127 : 0] dout;
output VAR240;
output VAR363;
output VAR118;
VAR154 #(
.VAR293(0),
.VAR346(0),
.VAR254(0),
.VAR409(0),
.VAR271(0),
.VAR410(0),
.VAR51(0),
.VAR371(32)... | gpl-2.0 |
ultraembedded/altor32 | rtl/cpu/altor32_alu.v | 7,921 | module MODULE1
(
input [3:0] VAR21 ,
input [31:0] VAR26 ,
input [31:0] VAR20 ,
input VAR5 ,
output [31:0] VAR10 ,
output reg VAR23 ,
output reg VAR12 ,
output reg VAR14 ,
output reg VAR24 ,
output reg VAR3 ,
output reg VAR22 ,
output reg VAR1 ,
output VAR6
);
reg [31:0] VAR25;
reg [31:16] VAR11;
reg [31:0] VAR9;
reg [3... | lgpl-3.0 |
csail-csg/recycle-bsv-lib | src/v/EHR_1.v | 1,885 | module MODULE1 (
VAR8,
VAR6,
VAR1,
VAR5,
VAR7
);
parameter VAR4 = 1;
parameter VAR3 = 0;
input VAR8;
input VAR6;
output [VAR4-1:0] VAR1;
input [VAR4-1:0] VAR5;
input VAR7;
reg [VAR4-1:0] VAR10;
wire [VAR4-1:0] VAR9;
wire [VAR4-1:0] VAR2;
assign VAR9 = VAR10;
assign VAR2 = VAR7 ? VAR5 : VAR9;
assign VAR1 = VAR9;
always ... | mit |
pemsac/ANN_project | ANN_project.ip_user_files/ipstatic/axi_protocol_converter_v2_1/hdl/verilog/axi_protocol_converter_v2_1_b2s_wrap_cmd.v | 6,467 | module MODULE1 #
(
parameter integer VAR2 = 32
)
(
input wire clk ,
input wire reset ,
input wire [VAR2-1:0] VAR5 ,
input wire [7:0] VAR20 ,
input wire [2:0] VAR6 ,
input wire VAR12 ,
output wire [VAR2-1:0] VAR9 ,
input wire VAR21 ,
output reg VAR23
);
reg VAR18;
wire [11:0] VAR11;
wire [3:0] VAR8;
reg [11:0] VAR19;
re... | gpl-3.0 |
jeichenhofer/chuck-light | SoC/soc_system/synthesis/submodules/hps_sdram_p0_iss_probe.v | 1,740 | module MODULE1 (
VAR30
);
parameter VAR26 = 1;
parameter VAR7 = "VAR8";
input [VAR26-1:0] VAR30;
VAR1 VAR14 (
.VAR28 (VAR30),
.VAR33 ()
,
.VAR22 (),
.VAR5 (),
.VAR18 (),
.VAR21 (),
.VAR3 (),
.VAR27 (),
.VAR32 (),
.VAR12 (),
.VAR17 (),
.VAR4 (),
.VAR2 (),
.VAR15 (),
.VAR29 (),
.VAR13 (),
.VAR19 (),
.VAR10 (),
.VAR6 ()
)... | gpl-3.0 |
alexforencich/verilog-axis | rtl/axis_switch.v | 16,739 | module MODULE1 #
(
parameter VAR41 = 4,
parameter VAR38 = 4,
parameter VAR22 = 8,
parameter VAR43 = (VAR22>8),
parameter VAR18 = ((VAR22+7)/8),
parameter VAR31 = 0,
parameter VAR34 = 8,
parameter VAR20 = VAR34+VAR32(VAR41),
parameter VAR24 = 1,
parameter VAR6 = VAR24+VAR32(VAR38),
parameter VAR2 = 1,
parameter VAR8 = 1... | mit |
google/skywater-pdk-libs-sky130_fd_sc_ls | cells/clkdlyinv3sd2/sky130_fd_sc_ls__clkdlyinv3sd2.behavioral.v | 1,440 | module MODULE1 (
VAR6,
VAR1
);
output VAR6;
input VAR1;
supply1 VAR5;
supply0 VAR3;
supply1 VAR7 ;
supply0 VAR2 ;
wire VAR4;
not VAR9 (VAR4, VAR1 );
buf VAR8 (VAR6 , VAR4 );
endmodule | apache-2.0 |
google/skywater-pdk-libs-sky130_fd_sc_ms | cells/dfsbp/sky130_fd_sc_ms__dfsbp.behavioral.v | 2,273 | module MODULE1 (
VAR20 ,
VAR10 ,
VAR11 ,
VAR5 ,
VAR3
);
output VAR20 ;
output VAR10 ;
input VAR11 ;
input VAR5 ;
input VAR3;
supply1 VAR6;
supply0 VAR15;
supply1 VAR16 ;
supply0 VAR22 ;
wire VAR8 ;
wire VAR18 ;
reg VAR23 ;
wire VAR12 ;
wire VAR1;
wire VAR9 ;
wire VAR13 ;
wire VAR19 ;
wire VAR4 ;
not VAR17 (VAR18 , VAR1... | apache-2.0 |
google/skywater-pdk-libs-sky130_fd_sc_hs | cells/clkdlyinv5sd1/sky130_fd_sc_hs__clkdlyinv5sd1.functional.pp.v | 1,768 | module MODULE1 (
VAR8 ,
VAR6 ,
VAR9,
VAR4
);
output VAR8 ;
input VAR6 ;
input VAR9;
input VAR4;
wire VAR2 ;
wire VAR1;
not VAR5 (VAR2 , VAR6 );
VAR7 VAR10 (VAR1, VAR2, VAR9, VAR4);
buf VAR3 (VAR8 , VAR1 );
endmodule | apache-2.0 |
ShepardSiegel/ocpi | coregen/pcie_4243_trn_v5_gtx_x8_125/source/sync_fifo.v | 16,381 | module MODULE1
parameter VAR47 = 32,
parameter VAR41 = 16,
parameter VAR36 = "VAR5", parameter VAR48 = VAR41-1,
parameter VAR42 = 1,
parameter VAR7 = 0,
parameter VAR23 = 0,
parameter VAR21 = 0,
parameter VAR33 = (VAR41<=2) ? 1:
(VAR41<=4) ? 2:
(VAR41<=8) ? 3:
(VAR41<=16) ? 4:
(VAR41<=32) ? 5:
(VAR41<=64) ? 6:
(VAR41<=... | lgpl-3.0 |
bit0fun/Fusion-Core | Fusion-Core-Base/add_32.v | 61,668 | module MODULE1(VAR34, VAR6, out, VAR27, VAR30);
parameter VAR29 = 32;
input[(VAR29-1):0] VAR34, VAR6;
input VAR30;
output[(VAR29-1):0] out;
output VAR27;
wire[(VAR29-1):0] VAR46; wire[(VAR29-1):0] VAR12;
wire[(VAR29-1):0] VAR45;
wire[(VAR29):1] VAR5; wire[(VAR29):1] VAR40;
genvar VAR38;
begin
for(VAR38 = 0; VAR38 < VAR... | gpl-3.0 |
theapi/de0-nano | sdram/DE0_NANO/qsys/synthesis/submodules/qsys_sdram.v | 23,369 | module MODULE2 (
clk,
rd,
VAR26,
wr,
VAR75,
VAR66,
VAR14,
VAR11,
VAR28,
VAR18
)
;
output VAR66;
output VAR14;
output VAR11;
output VAR28;
output [ 42: 0] VAR18;
input clk;
input rd;
input VAR26;
input wr;
input [ 42: 0] VAR75;
wire VAR66;
wire VAR14;
wire VAR11;
reg [ 1: 0] VAR2;
reg [ 42: 0] VAR29;
reg [ 42: 0] VAR40;... | mit |
google/skywater-pdk-libs-sky130_fd_sc_hd | cells/lpflow_lsbuf_lh_hl_isowell_tap/sky130_fd_sc_hd__lpflow_lsbuf_lh_hl_isowell_tap.blackbox.v | 1,544 | module MODULE1 (
VAR4,
VAR2
);
output VAR4;
input VAR2;
wire VAR5;
supply1 VAR6 ;
supply0 VAR3 ;
supply1 VAR1 ;
endmodule | apache-2.0 |
shkkgs/DE4-multicore-network-processor-with-multiple-hardware-monitors- | DE4_network_processor_4cores_6monitors_release/projects/DE4_Reference_Router_with_DMA/src/sources_ngnp_multicore/src/jump_ram.v | 10,435 | module MODULE1 (
VAR46,
VAR32,
VAR4,
VAR38,
VAR54,
VAR35,
VAR41);
input [4:0] VAR46;
input [4:0] VAR32;
input VAR4;
input VAR38;
input VAR54;
output [15:0] VAR35;
output [15:0] VAR41;
tri1 VAR4;
tri1 VAR38;
tri1 VAR54;
wire [15:0] VAR8;
wire [15:0] VAR60;
wire VAR36 = 1'h0;
wire [15:0] VAR61 = 16'h0;
wire [15:0] VAR41 ... | mit |
vad-rulezz/megabot | minsoc/rtl/verilog/minsoc_onchip_ram.v | 11,802 | module MODULE1(
VAR51, VAR55, VAR36,
clk, rst, VAR22, VAR49, VAR37, addr, VAR43, VAR5
);
parameter VAR44 = 11;
parameter VAR7 = 8;
input VAR51;
input [VAR12 - 1:0] VAR36;
output VAR55;
input clk; input rst; input VAR22; input VAR49; input VAR37; input [VAR44-1:0] addr; input [VAR7-1:0] VAR43; output [VAR7-1:0] VAR5;
as... | gpl-2.0 |
benreynwar/fpga-sdrlib | verilog/uhd/u1plus_core_QA.v | 15,080 | module MODULE1
parameter VAR176 = 2,
parameter VAR85 = 20,
parameter VAR53 = 10, parameter VAR15 = 10,
parameter VAR133 = 11,
parameter VAR29 = 11,
parameter VAR46 = 0
)
(input clk, input reset,
output [31:0] VAR181, output [1:0] VAR175,
input [35:0] VAR68, input VAR165, output VAR174,
output [35:0] VAR160, output VAR5... | mit |
praveendath92/securePUF | source/Overlapping_Template.v | 3,394 | module MODULE1(
input wire clk,
input wire rst,
input wire rand,
output reg VAR12
);
parameter VAR22 = 1000, VAR7 = 1032, VAR14 = 5, VAR3 = 9, VAR23 = 9'b111111111, VAR2 = 10, VAR6 = 1039448343;
reg [10:0] VAR21, VAR1, VAR4;
reg [9:0] VAR16;
reg [10:0] VAR11 [0:VAR14];
wire [32:0] VAR18;
reg [VAR3-1:0] VAR17;
always @(... | gpl-2.0 |
trivoldus28/pulsarch-verilog | design/sys/iop/pads/pad_common/rtl/bw_io_jp_sstl_odt_oebscan.v | 2,534 | module MODULE1(VAR15 ,VAR23 ,in ,VAR18
,VAR17 ,VAR33 ,VAR5 ,VAR24 ,out ,VAR13 );
output VAR24 ;
output out ;
input VAR15 ;
input VAR23 ;
input in ;
input VAR18 ;
input VAR17 ;
input VAR33 ;
input VAR5 ;
input VAR13 ;
wire VAR2 ;
wire VAR3 ;
wire VAR7 ;
wire VAR22 ;
wire VAR26 ;
wire VAR28 ;
wire VAR35 ;
VAR34 VAR20 (
.... | gpl-2.0 |
Cosmos-OpenSSD/Cosmos-OpenSSD-plus | project/Predefined/2Ch8Way-1.0.3/IPRepo-1.0.3/V2NFC100DDR/src/NPCG_Toggle_MNC_N_init.v | 12,785 | module MODULE1
(
parameter VAR44 = 4
)
(
VAR46 ,
VAR30 ,
VAR5 ,
VAR2 ,
VAR40 ,
VAR10 ,
VAR28 ,
VAR39 ,
VAR43 ,
VAR41 ,
VAR6 ,
VAR29 ,
VAR47 ,
VAR7 ,
VAR34 ,
VAR20 ,
VAR18 ,
VAR15
);
input VAR46 ;
input VAR30 ;
input [5:0] VAR5 ;
input [4:0] VAR2 ;
input [4:0] VAR40 ;
input VAR10 ;
output VAR28 ;
input [VAR44 - 1:0] VAR... | gpl-3.0 |
Digilent/vivado-library | ip/Pmods/PmodDA1_v1_0/src/PmodDA1.v | 10,158 | module MODULE1
(VAR117,
VAR8,
VAR1,
VAR104,
VAR43,
VAR9,
VAR116,
VAR87,
VAR98,
VAR10,
VAR92,
VAR79,
VAR29,
VAR113,
VAR97,
VAR59,
VAR33,
VAR21,
VAR12,
VAR69,
VAR11,
VAR7,
VAR151,
VAR37,
VAR99,
VAR130,
VAR60,
VAR148,
VAR66,
VAR136,
VAR91,
VAR19,
VAR14,
VAR4,
VAR135,
VAR126,
VAR28,
VAR168,
VAR48,
VAR85,
VAR118,
VAR84,
VAR... | mit |
fabianz66/cursos-tec | taller-digital/Lab3/laboratorio3/FSM.v | 2,075 | module MODULE1(VAR13, reset, VAR2, VAR8,
VAR9, VAR11, VAR4, VAR3, VAR10);
input reset, VAR13;
output VAR9, VAR11;
output VAR2, VAR8, VAR4, VAR3;
output [3:0] VAR10;
parameter VAR12 = 0;
parameter VAR6 = 1;
parameter VAR7 = 2;
parameter VAR5 = 3;
parameter VAR1 = 4;
reg [3:0] state;
begin
begin
begin
end
begin
begin
beg... | mit |
SymbiFlow/yosys | techlibs/efinix/brams_map.v | 1,648 | module \VAR17 (VAR40, VAR51, VAR38, VAR9, VAR31, VAR47, VAR39, VAR58);
parameter VAR20 = 8;
parameter VAR16 = 20;
parameter VAR53 = 1;
parameter VAR1 = 1;
parameter VAR14 = 1;
parameter [5119:0] VAR48 = 5119'VAR34;
parameter VAR18 = 0;
input VAR40;
input VAR51;
input [VAR20-1:0] VAR38;
input [VAR16-1:0] VAR9;
input [VA... | isc |
merckhung/zet | cores/ps2/rtl/ps2_mouse_cmdout.v | 9,823 | module MODULE1 (
input clk,
input reset,
input [7:0] VAR29,
input VAR12,
input VAR18,
input VAR26,
inout VAR5,
inout VAR2,
output reg VAR13,
output reg VAR31
);
parameter VAR30 = 1262; parameter VAR3 = 13; parameter VAR22 = 13'h0001; parameter VAR14 = 187500; parameter VAR23 = 20; parameter VAR17 = 20'h00001; parameter... | gpl-3.0 |
asicguy/gplgpu | hdl/altera_ddr3_128/ddr3_int_example_top.v | 7,281 | module MODULE1 (
VAR7,
VAR29,
VAR26,
VAR64,
VAR50,
VAR21,
VAR49,
VAR1,
VAR12,
VAR55,
VAR8,
VAR16,
VAR39,
VAR54,
VAR9,
VAR6,
VAR23,
VAR63,
VAR31,
VAR60,
VAR14
)
;
output [ 12: 0] VAR26;
output [ 2: 0] VAR64;
output VAR50;
output [ 0: 0] VAR21;
inout [ 0: 0] VAR49;
inout [ 0: 0] VAR1;
output [ 0: 0] VAR12;
output [ 7: 0]... | gpl-3.0 |
olofk/oh | elink/dv/dv_elink.v | 35,110 | module MODULE1(
VAR8, VAR101, VAR253, VAR58, VAR53,
VAR199,
clk, reset, VAR35, VAR246, VAR210, VAR152
);
parameter VAR261 = 32;
parameter VAR151 = 32;
parameter VAR216 = 2; parameter VAR76 = 12;
parameter VAR138 = 6;
parameter VAR116 = 12;
parameter VAR166 = 104;
input clk; input reset; output VAR8; output VAR101;
inpu... | gpl-3.0 |
google/skywater-pdk-libs-sky130_fd_sc_lp | cells/a211o/sky130_fd_sc_lp__a211o_1.v | 2,348 | module MODULE1 (
VAR5 ,
VAR6 ,
VAR2 ,
VAR11 ,
VAR8 ,
VAR1,
VAR10,
VAR4 ,
VAR9
);
output VAR5 ;
input VAR6 ;
input VAR2 ;
input VAR11 ;
input VAR8 ;
input VAR1;
input VAR10;
input VAR4 ;
input VAR9 ;
VAR7 VAR3 (
.VAR5(VAR5),
.VAR6(VAR6),
.VAR2(VAR2),
.VAR11(VAR11),
.VAR8(VAR8),
.VAR1(VAR1),
.VAR10(VAR10),
.VAR4(VAR4),
.... | apache-2.0 |
scalable-networks/ext | uhd/fpga/usrp2/control_lib/mux8.v | 1,214 | module MODULE1
(input en,
input [2:0] sel,
input [VAR10-1:0] VAR4,
input [VAR10-1:0] VAR2,
input [VAR10-1:0] VAR6,
input [VAR10-1:0] VAR8,
input [VAR10-1:0] VAR3,
input [VAR10-1:0] VAR11,
input [VAR10-1:0] VAR7,
input [VAR10-1:0] VAR1,
output [VAR10-1:0] VAR5);
assign VAR5 = en ? (sel[2] ? (sel[1] ? (sel[0] ? VAR1 : VA... | gpl-2.0 |
google/skywater-pdk-libs-sky130_fd_sc_hd | cells/o41ai/sky130_fd_sc_hd__o41ai.pp.symbol.v | 1,381 | module MODULE1 (
input VAR6 ,
input VAR3 ,
input VAR9 ,
input VAR4 ,
input VAR8 ,
output VAR7 ,
input VAR10 ,
input VAR5,
input VAR1,
input VAR2
);
endmodule | apache-2.0 |
subailong/miaow | src/verilog/rtl/lsu/PS_flops_rd_ex_lsu.v | 2,593 | module MODULE1(
VAR34,
VAR29,
VAR4,
VAR31,
VAR15,
VAR18,
VAR41,
VAR17,
VAR40,
VAR22,
VAR3,
VAR25,
VAR19,
VAR12,
VAR6,
VAR7,
VAR9,
VAR2,
VAR10,
VAR30,
VAR28,
VAR21,
VAR24,
VAR42,
VAR14,
VAR1,
clk,
rst
);
input clk;
input rst;
input [8191:0] VAR34;
input [2047:0] VAR29;
input [127:0] VAR4;
input [31:0] VAR31;
input [15:0... | bsd-3-clause |
google/skywater-pdk-libs-sky130_fd_sc_hs | cells/mux2/sky130_fd_sc_hs__mux2.symbol.v | 1,286 | module MODULE1 (
input VAR6,
input VAR2,
output VAR5 ,
input VAR3
);
supply1 VAR4;
supply0 VAR1;
endmodule | apache-2.0 |
google/skywater-pdk-libs-sky130_fd_sc_hs | cells/or3/sky130_fd_sc_hs__or3_1.v | 2,026 | module MODULE2 (
VAR6 ,
VAR8 ,
VAR3 ,
VAR4 ,
VAR5,
VAR7
);
output VAR6 ;
input VAR8 ;
input VAR3 ;
input VAR4 ;
input VAR5;
input VAR7;
VAR2 VAR1 (
.VAR6(VAR6),
.VAR8(VAR8),
.VAR3(VAR3),
.VAR4(VAR4),
.VAR5(VAR5),
.VAR7(VAR7)
);
endmodule
module MODULE2 (
VAR6,
VAR8,
VAR3,
VAR4
);
output VAR6;
input VAR8;
input VAR3;
in... | apache-2.0 |
google/skywater-pdk-libs-sky130_fd_sc_ls | cells/ebufn/sky130_fd_sc_ls__ebufn.blackbox.v | 1,278 | module MODULE1 (
VAR2 ,
VAR5 ,
VAR1
);
output VAR2 ;
input VAR5 ;
input VAR1;
supply1 VAR6;
supply0 VAR4;
supply1 VAR7 ;
supply0 VAR3 ;
endmodule | apache-2.0 |
GSejas/Dise-o-ASIC-FPGA-FPU | my_sourcefiles/Source_Files/FPU_Interface/fpaddsub_arch2/Rotate_Mux_Array.v | 1,038 | module MODULE1
(
input wire [VAR9-1:0] VAR4,
input wire VAR11,
output wire [VAR9-1:0] VAR8
);
genvar VAR1;generate for (VAR1=0; VAR1 <= VAR9-1; VAR1=VAR1+1) begin : VAR6
case (VAR1)
VAR9-1-VAR1:begin : VAR15
assign VAR8[VAR1]=VAR4[VAR9-1-VAR1];
end
default:begin : VAR10
VAR7 #(.VAR5(1)) VAR12(
.VAR13(VAR11),
.VAR2 (VAR... | gpl-3.0 |
sergev/vak-opensource | hardware/s3esk-openrisc/or1200/or1200_wb_biu.v | 14,389 | module MODULE1(
clk, rst, VAR4,
VAR43, VAR1, VAR19, VAR31, VAR40, VAR37,
VAR22, VAR23, VAR12, VAR32, VAR18, VAR33,
VAR21,
VAR15, VAR16,
VAR26, VAR2, VAR14, VAR38, VAR35, VAR17, VAR34,
VAR11, VAR28, VAR42
);
parameter VAR7 = VAR44;
parameter VAR8 = VAR44;
input clk; input rst; input [1:0] VAR4;
input VAR43; input VAR1; ... | apache-2.0 |
EliasVansteenkiste/ConnectionRouter | vtr_flow/benchmarks/arithmetic/generated_circuits/multless_consts/verilog/mult_092.v | 1,512 | module MODULE1 (
VAR12,
VAR14
);
input [31:0] VAR12;
output [31:0]
VAR14;
wire [31:0]
VAR3,
VAR8,
VAR9,
VAR6,
VAR5,
VAR7,
VAR11,
VAR4,
VAR1;
assign VAR3 = VAR12;
assign VAR6 = VAR3 << 10;
assign VAR8 = VAR3 << 5;
assign VAR9 = VAR3 + VAR8;
assign VAR11 = VAR5 - VAR7;
assign VAR7 = VAR9 << 4;
assign VAR1 = VAR4 - VAR3;
... | mit |
google/skywater-pdk-libs-sky130_fd_sc_hs | cells/clkdlyinv5sd3/sky130_fd_sc_hs__clkdlyinv5sd3.blackbox.v | 1,287 | module MODULE1 (
VAR3,
VAR1
);
output VAR3;
input VAR1;
supply1 VAR2;
supply0 VAR4;
endmodule | apache-2.0 |
jimurai/okWishboneMaster | verilog/ok2wbm.v | 3,458 | module MODULE1(
input wire VAR29,
input wire VAR4,
input wire VAR15,
input wire VAR33,
output reg VAR18,
output reg VAR8,
output reg VAR23,
input wire [15:0] VAR11,
output reg [15:0] VAR2,
output wire [4:0] VAR5,
output wire [1:0] VAR27,
output reg [2:0] VAR22,
output wire VAR32,
output wire VAR30,
output wire VAR12,
i... | mit |
google/skywater-pdk-libs-sky130_fd_sc_lp | cells/dlrbn/sky130_fd_sc_lp__dlrbn.symbol.v | 1,454 | module MODULE1 (
input VAR5 ,
output VAR4 ,
output VAR9 ,
input VAR1,
input VAR7
);
supply1 VAR8;
supply0 VAR6;
supply1 VAR3 ;
supply0 VAR2 ;
endmodule | apache-2.0 |
Jafet95/proy_3_grupo_2_sem_1_2016 | prueba_lectura_rtc.v | 5,777 | module MODULE1
(
input wire clk, reset,
inout [7:0]VAR26,
output wire VAR55, VAR90, VAR17, VAR72,
output [7:0]VAR15,VAR44,VAR40,
output reg[7:0]VAR89,
output VAR24,
output [7:0] VAR10,
output VAR13, VAR78
);
reg [7:0]VAR18;
assign VAR40 = VAR18;
wire VAR100;
wire VAR31;
wire VAR101;
wire interrupt;
wire [7:0]VAR1,VAR99... | mit |
google/skywater-pdk-libs-sky130_fd_sc_ls | cells/clkinv/sky130_fd_sc_ls__clkinv_16.v | 2,042 | module MODULE2 (
VAR5 ,
VAR1 ,
VAR6,
VAR2,
VAR7 ,
VAR3
);
output VAR5 ;
input VAR1 ;
input VAR6;
input VAR2;
input VAR7 ;
input VAR3 ;
VAR4 VAR8 (
.VAR5(VAR5),
.VAR1(VAR1),
.VAR6(VAR6),
.VAR2(VAR2),
.VAR7(VAR7),
.VAR3(VAR3)
);
endmodule
module MODULE2 (
VAR5,
VAR1
);
output VAR5;
input VAR1;
supply1 VAR6;
supply0 VAR2;... | apache-2.0 |
trivoldus28/pulsarch-verilog | design/sys/iop/cmp/rtl/ff_jbi_sc3_2.v | 3,300 | module MODULE1(
VAR22, VAR25, VAR11,
VAR17, VAR7, VAR21,
VAR6, VAR12,
VAR8, VAR32,
VAR24, VAR26, VAR30, VAR13,
VAR1, VAR2, VAR16,
VAR14, VAR27, VAR31, VAR20, VAR10
);
output [31:0] VAR22;
output [31:0] VAR25;
output [6:0] VAR11;
output VAR17;
output VAR7;
output VAR21;
output VAR6;
output VAR12;
output VAR8;
input [31:... | gpl-2.0 |
8l/beri | cheri/trunk/FPU/QuartusProject/doubleDivWrapper.v | 1,640 | module MODULE1 (
VAR5,
VAR3,
VAR6,
VAR2,
VAR4);
input VAR5;
input [63:0] VAR3;
input [63:0] VAR6;
output [63:0] VAR2;
input VAR4;
VAR1 VAR7 (
.VAR5(VAR5),
.VAR3(VAR3),
.VAR6(VAR6),
.VAR2(VAR2)
);
endmodule | apache-2.0 |
olgirard/openmsp430 | core/synthesis/actel/src/omsp_alu.v | 11,352 | module MODULE1 (
VAR35, VAR37, VAR21, VAR4,
VAR41, VAR69, VAR53, VAR1, VAR28, VAR49, VAR17, VAR9, VAR26 );
output [15:0] VAR35; output [15:0] VAR37; output [3:0] VAR21; output [3:0] VAR4;
input VAR41; input VAR69; input [11:0] VAR53; input VAR1; input [7:0] VAR28; input [7:0] VAR49; input [15:0] VAR17; input [15:0] VAR... | bsd-3-clause |
google/skywater-pdk-libs-sky130_fd_sc_hdll | cells/nor4/sky130_fd_sc_hdll__nor4.pp.blackbox.v | 1,355 | module MODULE1 (
VAR8 ,
VAR2 ,
VAR4 ,
VAR6 ,
VAR9 ,
VAR1,
VAR5,
VAR7 ,
VAR3
);
output VAR8 ;
input VAR2 ;
input VAR4 ;
input VAR6 ;
input VAR9 ;
input VAR1;
input VAR5;
input VAR7 ;
input VAR3 ;
endmodule | apache-2.0 |
nliu96/openHMC_Altera | src/tx_link.v | 51,881 | module MODULE1 #(
parameter VAR146 = 2,
parameter VAR185 = 4,
parameter VAR163 = VAR185*128,
parameter VAR89 = 8,
parameter VAR192 = 8,
parameter VAR110 = 64,
parameter VAR179 = 1,
parameter VAR173 = 1
) (
input wire clk,
input wire VAR2,
output wire [VAR163-1:0] VAR160,
output reg VAR14,
input wire VAR170,
input wire ... | lgpl-3.0 |
iafnan/es2-hardwaresecurity | or1200/rtl/verilog/or1200/or1200_alu.v | 12,868 | module MODULE1(
VAR14, VAR19, VAR20, VAR25,
VAR30, VAR37, VAR1,
VAR13, VAR7,
VAR18, VAR2, VAR36,
VAR16, VAR21, VAR3, flag
);
parameter VAR24 = VAR32;
input [VAR24-1:0] VAR14;
input [VAR24-1:0] VAR19;
input [VAR24-1:0] VAR20;
input VAR25;
input [VAR27-1:0] VAR30;
input [VAR15-1:0] VAR37;
input [VAR17-1:0] VAR1;
input [4... | gpl-3.0 |
google/skywater-pdk-libs-sky130_fd_sc_hdll | cells/sdlclkp/sky130_fd_sc_hdll__sdlclkp.functional.v | 1,794 | module MODULE1 (
VAR7,
VAR6 ,
VAR5,
VAR11
);
output VAR7;
input VAR6 ;
input VAR5;
input VAR11 ;
wire VAR9 ;
wire VAR2 ;
wire VAR12 ;
wire VAR10;
not VAR14 (VAR2 , VAR9 );
not VAR8 (VAR12 , VAR11 );
nor VAR1 (VAR10, VAR5, VAR6 );
VAR3 VAR13 (VAR9 , VAR10, VAR12 );
and VAR4 (VAR7 , VAR2, VAR11 );
endmodule | apache-2.0 |
theapi/de0-nano | pong/ai.v | 1,294 | module MODULE1 (
VAR5,
VAR1,
VAR4,
VAR7,
VAR2
);
input VAR5, VAR1;
input [10:0] VAR7;
input [10:0] VAR2;
output [7:0] VAR4;
reg [10:0] VAR3;
always @ (posedge VAR5 or posedge VAR1) begin
if (VAR1) begin
VAR3 <= 0;
end else begin
if (VAR2 < 11'd32) begin
VAR3 <= 0;
end else if (VAR2 > 11'd432) begin
VAR3 <= 11'd400;
end... | mit |
olajep/oh | src/adi/hdl/library/util_cdc/sync_gray.v | 3,861 | module MODULE1 #(
parameter VAR3 = 1,
parameter VAR9 = 1)(
input VAR8,
input VAR12,
input [VAR3-1:0] VAR15,
input VAR11,
input VAR5,
output [VAR3-1:0] VAR4);
generate if (VAR9 == 1) begin
reg [VAR3-1:0] VAR6 = 'h0;
reg [VAR3-1:0] VAR16 = 'h0;
reg [VAR3-1:0] VAR1 = 'h0;
reg [VAR3-1:0] VAR2 = 'h0;
function [VAR3-1:0] VAR... | mit |
google/skywater-pdk-libs-sky130_fd_sc_hvl | cells/dfxtp/sky130_fd_sc_hvl__dfxtp.functional.v | 1,478 | module MODULE1 (
VAR6 ,
VAR2,
VAR3
);
output VAR6 ;
input VAR2;
input VAR3 ;
wire VAR8;
VAR1 VAR4 VAR7 (VAR8 , VAR3, VAR2 );
buf VAR5 (VAR6 , VAR8 );
endmodule | apache-2.0 |
vipinkmenon/fpgadriver | src/hw/fpga/source/memory_if/rank_common.v | 15,105 | module MODULE1 #
(
parameter VAR22 = 100,
parameter VAR35 = "VAR57",
parameter VAR76 = 40,
parameter VAR74 = 4,
parameter VAR26 = 2,
parameter VAR16 = 4,
parameter VAR9 = 39,
parameter VAR39 = 640000
)
(
VAR78, VAR62, VAR18, VAR45,
VAR77, VAR47, VAR52,
VAR30,
clk, rst, VAR7, VAR75, VAR58,
VAR64, VAR12, VAR79, VAR14,
VA... | mit |
google/skywater-pdk-libs-sky130_fd_sc_lp | cells/or2b/sky130_fd_sc_lp__or2b_2.v | 2,127 | module MODULE2 (
VAR6 ,
VAR1 ,
VAR2 ,
VAR8,
VAR5,
VAR3 ,
VAR7
);
output VAR6 ;
input VAR1 ;
input VAR2 ;
input VAR8;
input VAR5;
input VAR3 ;
input VAR7 ;
VAR9 VAR4 (
.VAR6(VAR6),
.VAR1(VAR1),
.VAR2(VAR2),
.VAR8(VAR8),
.VAR5(VAR5),
.VAR3(VAR3),
.VAR7(VAR7)
);
endmodule
module MODULE2 (
VAR6 ,
VAR1 ,
VAR2
);
output VAR6... | apache-2.0 |
olajep/oh | src/adi/hdl/library/common/up_hdmi_rx.v | 9,811 | module MODULE1 #(
parameter VAR43 = 0) (
input VAR55,
output VAR1,
output VAR15,
output VAR66,
output VAR64,
output VAR67,
output [15:0] VAR52,
output [15:0] VAR34,
input VAR73,
input VAR71,
input VAR16,
input VAR6,
input VAR51,
input VAR28,
input VAR35,
input [15:0] VAR19,
input [15:0] VAR32,
input [31:0] VAR21,
input... | mit |
Saucyz/explode | Hardware/Mod2/nios_system/synthesis/submodules/nios_system_nios2_qsys_0_jtag_debug_module_wrapper.v | 10,811 | module MODULE1 (
VAR56,
VAR7,
clk,
VAR51,
VAR5,
VAR59,
VAR25,
VAR1,
VAR48,
VAR24,
VAR49,
VAR15,
VAR22,
VAR39,
VAR29,
VAR21,
VAR31,
VAR47,
VAR23,
VAR60,
VAR6,
VAR35,
VAR50,
VAR10,
VAR37,
VAR28,
VAR30,
VAR14,
VAR36,
VAR55,
VAR53,
VAR11,
VAR8,
VAR46,
VAR44,
VAR43
)
;
output [ 37: 0] VAR6;
output VAR35;
output VAR50;
outpu... | mit |
lerwys/bpm-sw-old-backup | hdl/ip_cores/pcie/7a200ffg1156/pcie_core/source/pcie_core_pcie_bram_7x.v | 8,922 | module MODULE1
parameter [3:0] VAR7 = 4'h1, parameter [5:0] VAR9 = 6'h08, parameter VAR15 = "VAR29", parameter VAR10 = 0, parameter VAR14 = 0 )
(
input VAR28, input VAR4,
input VAR20, input [12:0] VAR22, input [VAR14 - 1:0] VAR5,
input VAR13, input VAR18, input [12:0] VAR23,
output [VAR14 - 1:0] VAR6 );
localparam VAR2... | lgpl-3.0 |
litex-hub/pythondata-cpu-blackparrot | pythondata_cpu_blackparrot/system_verilog/black-parrot/external/basejump_stl/bsg_cache/bsg_cache_dma.v | 10,067 | module MODULE1
import VAR111::*;
,parameter VAR54(VAR48)
,parameter VAR54(VAR93)
,parameter VAR54(VAR100)
,parameter VAR54(VAR71)
,parameter VAR52=VAR48
,parameter VAR104=VAR26(VAR93)
,parameter VAR7=VAR26(VAR100)
,parameter VAR49=VAR26(VAR71)
,parameter VAR55=(VAR48>>3)
,parameter VAR19=(VAR52>>3)
,parameter VAR63=(VA... | bsd-3-clause |
Digilent/vivado-library | ip/Pmods/PmodAD5_v1_0/src/PmodAD5.v | 10,158 | module MODULE1
(VAR133,
VAR71,
VAR157,
VAR8,
VAR40,
VAR139,
VAR2,
VAR154,
VAR120,
VAR136,
VAR151,
VAR142,
VAR63,
VAR23,
VAR58,
VAR127,
VAR44,
VAR64,
VAR92,
VAR109,
VAR13,
VAR86,
VAR166,
VAR111,
VAR134,
VAR94,
VAR132,
VAR113,
VAR167,
VAR53,
VAR43,
VAR124,
VAR9,
VAR81,
VAR67,
VAR77,
VAR73,
VAR79,
VAR6,
VAR104,
VAR75,
VAR... | mit |
rossmacarthur/verilog-utilities | uart/UART_RX.v | 1,222 | module MODULE1 (
input clk, input rst, input VAR7, output reg VAR6, output reg [7:0] VAR2 );
reg VAR3;
reg [9:0] VAR5;
reg [3:0] VAR1;
reg [3:0] VAR4;
always @(posedge clk) begin
VAR3 <= VAR7;
if (rst) begin
VAR6 <= 1'b0;
VAR5 <= 10'b0;
VAR1 <= 4'b0;
VAR4 <= 4'b0;
end else begin
if (~VAR6 & ~VAR3) begin
VAR6 <= 1'b1;
V... | mit |
zhaishaomin/ring_network-based-multicore- | counter_loadable.v | 1,947 | module MODULE1 (VAR9, VAR3, VAR8, VAR2, VAR6, VAR7);
parameter VAR5=4, VAR4=0, final=8, VAR1=1;
input VAR9;
input VAR8;
input VAR3;
input [VAR5-1:0] VAR2;
output VAR6;
output [VAR5-1:0] VAR7;
reg [VAR5-1:0] VAR7;
always @ (posedge VAR9 or posedge VAR8)
begin
if (VAR8)
VAR7 = VAR2;
end
else if (VAR3)
VAR7 = VAR7 + VAR1;... | apache-2.0 |
google/skywater-pdk-libs-sky130_fd_sc_ms | cells/a32oi/sky130_fd_sc_ms__a32oi.behavioral.v | 1,711 | module MODULE1 (
VAR12 ,
VAR13,
VAR1,
VAR14,
VAR3,
VAR6
);
output VAR12 ;
input VAR13;
input VAR1;
input VAR14;
input VAR3;
input VAR6;
supply1 VAR2;
supply0 VAR16;
supply1 VAR5 ;
supply0 VAR7 ;
wire VAR4 ;
wire VAR8 ;
wire VAR17;
nand VAR11 (VAR4 , VAR1, VAR13, VAR14 );
nand VAR10 (VAR8 , VAR6, VAR3 );
and VAR15 (VAR1... | apache-2.0 |
wgml/sysrek | arithm/ipcore_dir/sum3.v | 28,093 | module MODULE1 (
clk, VAR278, VAR114, VAR39, VAR175
);
input clk;
input VAR278;
output [19 : 0] VAR114;
input [17 : 0] VAR39;
input [18 : 0] VAR175;
wire \VAR300/VAR149 ;
wire \VAR300/VAR130 ;
wire \VAR300/VAR13 ;
wire \VAR300/VAR146 ;
wire \VAR300/VAR272 ;
wire \VAR300/VAR96 ;
wire \VAR300/VAR210 ;
wire \VAR300/VAR88 ... | gpl-2.0 |
google/skywater-pdk-libs-sky130_fd_sc_hd | cells/a211o/sky130_fd_sc_hd__a211o.pp.blackbox.v | 1,389 | module MODULE1 (
VAR1 ,
VAR9 ,
VAR4 ,
VAR3 ,
VAR7 ,
VAR5,
VAR2,
VAR8 ,
VAR6
);
output VAR1 ;
input VAR9 ;
input VAR4 ;
input VAR3 ;
input VAR7 ;
input VAR5;
input VAR2;
input VAR8 ;
input VAR6 ;
endmodule | apache-2.0 |
stevenokm/mor1kx | rtl/verilog/mor1kx_cpu_espresso.v | 33,533 | module MODULE1
parameter VAR78 = 32,
parameter VAR45 = "VAR184",
parameter VAR207 = 5,
parameter VAR156 = 9,
parameter VAR151 = 2,
parameter VAR131 = "VAR184",
parameter VAR57 = "VAR184",
parameter VAR154 = "VAR184",
parameter VAR98 = 5,
parameter VAR37 = 9,
parameter VAR285 = 2,
parameter VAR158 = "VAR184",
parameter ... | mpl-2.0 |
google/skywater-pdk-libs-sky130_fd_sc_hdll | cells/o22a/sky130_fd_sc_hdll__o22a.functional.v | 1,519 | module MODULE1 (
VAR1 ,
VAR6,
VAR8,
VAR5,
VAR2
);
output VAR1 ;
input VAR6;
input VAR8;
input VAR5;
input VAR2;
wire VAR3 ;
wire VAR11 ;
wire VAR9;
or VAR12 (VAR3 , VAR8, VAR6 );
or VAR10 (VAR11 , VAR2, VAR5 );
and VAR4 (VAR9, VAR3, VAR11);
buf VAR7 (VAR1 , VAR9 );
endmodule | apache-2.0 |
dries007/Basys3 | FPGA-Z/FPGA-Z.srcs/sources_1/ip/ClockDivider/ClockDivider_clk_wiz.v | 7,229 | module MODULE1
( input VAR22,
output VAR93,
output VAR75,
output VAR21,
output VAR35
);
VAR2 VAR44
(.VAR8 (VAR37),
.VAR62 (VAR22));
wire [15:0] VAR4;
wire VAR94;
wire VAR7;
wire VAR27;
wire VAR57;
wire VAR92;
wire VAR38;
wire VAR32;
wire VAR74;
wire VAR78;
wire VAR46;
wire VAR34;
wire VAR54;
wire VAR1;
wire VAR73;
wire... | mit |
DeadWitcher/amber-de0-nano | hw/vlog/ethmac/eth_fifo.v | 5,754 | module MODULE1 (VAR14, VAR9, clk, reset, write, read, VAR10, VAR3, VAR15, VAR11, VAR6, VAR5);
parameter VAR20 = 32;
parameter VAR13 = 8;
parameter VAR8 = 4;
parameter VAR19 = 1;
input clk;
input reset;
input write;
input read;
input VAR10;
input [VAR20-1:0] VAR14;
output [VAR20-1:0] VAR9;
output VAR3;
output VAR15;
out... | lgpl-2.1 |
UGent-HES/ConnectionRouter | vtr_flow/benchmarks/arithmetic/generated_circuits/adder_trees/verilog/adder_tree_2L_014bits.v | 1,917 | module MODULE1 (
clk,
VAR34, VAR26, VAR10, VAR27, VAR28, VAR14, VAR4, VAR7,
sum,
);
input clk;
input [VAR22+0-1:0] VAR34, VAR26, VAR10, VAR27, VAR28, VAR14, VAR4, VAR7;
output [VAR22 :0] sum;
reg [VAR22 :0] sum;
wire [VAR22+3-1:0] VAR1;
wire [VAR22+2-1:0] VAR18, VAR30;
wire [VAR22+1-1:0] VAR8, VAR21, VAR16, VAR11;
reg ... | mit |
stanford-ppl/spatial-lang | spatial/core/resources/chiselgen/template-level/fringeArria10/build/ip/pr_region_default/pr_region_default_sysid_qsys_0/altera_avalon_sysid_qsys_171/synth/altera_avalon_sysid_qsys.v | 1,450 | module MODULE1 #(
parameter VAR4 = 1,
parameter VAR1 = 1
)(
address,
VAR3,
VAR5,
VAR2
)
;
output [ 31: 0] VAR2;
input address;
input VAR3;
input VAR5;
wire [ 31: 0] VAR2;
assign VAR2 = address ? VAR1 : VAR4;
endmodule | mit |
queq/just-stuff | pov/TopMobile/LEDS/control_leer.v | 3,723 | module MODULE1(clk,VAR14,VAR20,VAR12,VAR9,VAR18,VAR15,VAR10,VAR13,VAR22,VAR6,VAR2,VAR11,VAR4,rst,VAR24);
input clk;
input VAR14;
input VAR20;
input VAR10;
input VAR13;
input VAR6;
input VAR2;
input VAR24;
output reg rst;
output reg VAR12;
output reg VAR9;
output reg VAR18;
output reg VAR15;
output reg VAR22;
output reg... | mit |
tmatsuya/milkymist-ml401 | cores/tmu2/rtl/tmu2_dpram_sw.v | 1,669 | module MODULE1 #(
parameter VAR5 = 11,
parameter VAR2 = 32
) (
input VAR10,
input [VAR5-1:0] VAR4,
input VAR9,
input [VAR2-1:0] VAR8,
output reg [VAR2-1:0] do,
input [VAR5-1:0] VAR3,
output reg [VAR2-1:0] VAR7
);
reg [VAR2-1:0] VAR1[0:(1 << VAR5)-1];
always @(posedge VAR10) begin
if(VAR9)
VAR1[VAR4] <= VAR8;
do <= VAR1... | lgpl-3.0 |
tmatsuya/milkymist-ml401 | cores/fmlbrg/rtl/fmlbrg.v | 9,827 | module MODULE1 #(
parameter VAR76 = 26,
parameter VAR26 = 14,
parameter VAR90 = 26
) (
input VAR13,
input VAR14,
input [31:0] VAR77,
input [2:0] VAR21,
input [31:0] VAR17,
output [31:0] VAR29,
input [3:0] VAR15,
input VAR48,
input VAR81,
input VAR19,
output reg VAR55,
output reg [VAR76-1:0] VAR51,
output reg VAR89,
out... | lgpl-3.0 |
cpulabs/mist1032isa | src/dps/utim64/dps_comparator_counter.v | 2,421 | module MODULE1(
input wire VAR6,
input wire VAR10,
input wire VAR3,
input wire [63:0] VAR13,
input wire VAR2,
input wire VAR5,
input wire VAR16,
input wire VAR8,
input wire VAR12, input wire VAR17,
input wire [1:0] VAR1,
input wire [63:0] VAR9,
output wire VAR14
);
reg enable;
reg VAR11;
reg [63:0] VAR4;
reg [63:0] cou... | bsd-2-clause |
praveendath92/DDR2_Interface_Xilinx_XUPV5 | source/ddr2_usr_wr.v | 13,349 | module MODULE1 #
(
parameter VAR33 = 2,
parameter VAR44 = 10,
parameter VAR69 = 0,
parameter VAR29 = 72,
parameter VAR42 = 144,
parameter VAR65 = 0,
parameter VAR13 = 14
)
(
input VAR7,
input VAR58,
input VAR25,
input VAR68,
input [VAR42-1:0] VAR57,
input [(VAR42/8)-1:0] VAR54,
input VAR3,
output VAR19,
output [(2*VAR2... | mit |
csturton/wirepatch | system/hardware/cores/uart16550/rtl/verilog-backup/uart_fifo.v | 9,900 | module MODULE1 (clk,
VAR33, VAR36, VAR30,
VAR12, VAR3, VAR13,
VAR31,
VAR39,
VAR16,
VAR34,
VAR23
);
parameter VAR22 = VAR17;
parameter VAR32 = VAR15;
parameter VAR20 = VAR42;
parameter VAR25 = VAR21;
input clk;
input VAR33;
input VAR12;
input VAR3;
input [VAR22-1:0] VAR36;
input VAR34;
input VAR23;
output [VAR22-1:0] VA... | mit |
google/skywater-pdk-libs-sky130_fd_sc_lp | cells/fah/sky130_fd_sc_lp__fah.blackbox.v | 1,297 | module MODULE1 (
VAR6,
VAR1 ,
VAR5 ,
VAR4 ,
VAR7
);
output VAR6;
output VAR1 ;
input VAR5 ;
input VAR4 ;
input VAR7 ;
supply1 VAR2;
supply0 VAR3;
supply1 VAR9 ;
supply0 VAR8 ;
endmodule | apache-2.0 |
Cognoscan/BoostDSP | verilog/src/smallFilters/RCFilter.v | 1,588 | module MODULE1 #(
parameter VAR1 = 8,
parameter VAR2 = 5
)
(
input clk, input rst, input en, input VAR4, output reg VAR3 );
reg [VAR1-1:0] counter; | apache-2.0 |
Subsets and Splits
No community queries yet
The top public SQL queries from the community will appear here once available.