repo_name stringlengths 6 79 | path stringlengths 4 249 | size int64 1.02k 768k | content stringlengths 15 207k | license stringclasses 14
values |
|---|---|---|---|---|
airabinovich/finalArquitectura | UART/fifo_interface.v | 1,699 | module MODULE1 #(parameter VAR10=4)(
input VAR2,
input VAR3,
input [7:0] VAR1,
input VAR8,
input reset,
output reg [7:0] VAR9,
output reg VAR12,
output reg VAR11
);
localparam VAR13= 1<<(VAR10);
reg [7:0] VAR7 [VAR13-1:0];
reg [(VAR10-1):0] VAR4,
VAR6;
reg [(VAR10):0] VAR5;
always @* begin
VAR11 = (VAR5==0);
VAR12 = (V... | lgpl-2.1 |
peteasa/parallella-fpga | AdiHDLLib/library/common/ad_lvds_out.v | 5,272 | module MODULE1 (
VAR26,
VAR63,
VAR41,
VAR55,
VAR8,
VAR10,
VAR67,
VAR18,
VAR48,
VAR61,
VAR32,
VAR39);
parameter VAR58 = 0;
parameter VAR25 = 0;
parameter VAR14 = 0;
parameter VAR17 = 0;
parameter VAR22 = "VAR4";
localparam VAR45 = 0;
localparam VAR27 = 1;
input VAR26;
input VAR63;
input VAR41;
output VAR55;
output VAR8;... | lgpl-3.0 |
google/skywater-pdk-libs-sky130_fd_sc_hd | cells/ebufn/sky130_fd_sc_hd__ebufn_4.v | 2,148 | module MODULE2 (
VAR9 ,
VAR5 ,
VAR6,
VAR7,
VAR8,
VAR2 ,
VAR4
);
output VAR9 ;
input VAR5 ;
input VAR6;
input VAR7;
input VAR8;
input VAR2 ;
input VAR4 ;
VAR3 VAR1 (
.VAR9(VAR9),
.VAR5(VAR5),
.VAR6(VAR6),
.VAR7(VAR7),
.VAR8(VAR8),
.VAR2(VAR2),
.VAR4(VAR4)
);
endmodule
module MODULE2 (
VAR9 ,
VAR5 ,
VAR6
);
output VAR9 ;... | apache-2.0 |
google/skywater-pdk-libs-sky130_fd_sc_lp | cells/o221ai/sky130_fd_sc_lp__o221ai.behavioral.v | 1,688 | module MODULE1 (
VAR3 ,
VAR2,
VAR5,
VAR8,
VAR6,
VAR7
);
output VAR3 ;
input VAR2;
input VAR5;
input VAR8;
input VAR6;
input VAR7;
supply1 VAR4;
supply0 VAR17;
supply1 VAR9 ;
supply0 VAR16 ;
wire VAR14 ;
wire VAR13 ;
wire VAR1;
or VAR11 (VAR14 , VAR6, VAR8 );
or VAR12 (VAR13 , VAR5, VAR2 );
nand VAR10 (VAR1, VAR13, VAR1... | apache-2.0 |
google/skywater-pdk-libs-sky130_fd_sc_hs | cells/a31oi/sky130_fd_sc_hs__a31oi_4.v | 2,223 | module MODULE2 (
VAR3 ,
VAR7 ,
VAR6 ,
VAR2 ,
VAR9 ,
VAR4,
VAR5
);
output VAR3 ;
input VAR7 ;
input VAR6 ;
input VAR2 ;
input VAR9 ;
input VAR4;
input VAR5;
VAR1 VAR8 (
.VAR3(VAR3),
.VAR7(VAR7),
.VAR6(VAR6),
.VAR2(VAR2),
.VAR9(VAR9),
.VAR4(VAR4),
.VAR5(VAR5)
);
endmodule
module MODULE2 (
VAR3 ,
VAR7,
VAR6,
VAR2,
VAR9
);... | apache-2.0 |
Fabeltranm/FPGA-Game-D1 | HW/RTL/08ULTRASONIDO/Version_01/011J1G2/hdl/multiplier/peripheral_mult.v | 1,842 | module MODULE1(clk , rst , din , VAR5 , addr , rd , wr, dout );
input clk;
input rst;
input [15:0]din;
input VAR5;
input [3:0]addr; input rd;
input wr;
output reg [15:0]dout;
reg [5:0] VAR6;
reg [15:0] VAR2=0;reg [15:0] VAR10=0;
reg VAR8=0;
wire [31:0] VAR9; wire VAR3;
always @(*) VAR4 (addr)
4'h0:begin VAR6 = (VAR5 &&... | gpl-3.0 |
r2t2sdr/r2t2 | fpga/modules/adi_hdl/library/axi_ad9361/axi_ad9361_tdd.v | 11,296 | module MODULE1 (
clk,
rst,
VAR57,
VAR7,
VAR71,
VAR103,
VAR2,
VAR92,
VAR91,
VAR99,
VAR80,
VAR17,
VAR36,
VAR56,
VAR49,
VAR86,
VAR33,
VAR90,
VAR68,
VAR65,
VAR84,
VAR5,
VAR45,
VAR70,
VAR38,
VAR28,
VAR100,
VAR39,
VAR64,
VAR67,
VAR43,
VAR27,
VAR87,
VAR51,
VAR3,
VAR52,
VAR81,
VAR35
);
input clk;
input rst;
output VAR57;
outpu... | gpl-3.0 |
monotone-RK/FACE | MCSoC-15/16-way/ise/ipcore_dir/dram/user_design/rtl/controller/mig_7series_v1_9_arb_row_col.v | 18,940 | module MODULE1 #
(
parameter VAR35 = 100,
parameter VAR30 = "1T",
parameter VAR56 = 5,
parameter VAR8 = "VAR85",
parameter VAR62 = 4,
parameter VAR17 = 2,
parameter VAR23 = 37500, parameter VAR25 = 12500, parameter VAR4 = 6 )
(
VAR42, VAR67, VAR94, VAR81, VAR50, VAR12,
VAR65, VAR93, VAR78,
VAR59, VAR58, VAR63, VAR13, V... | mit |
litex-hub/pythondata-cpu-blackparrot | pythondata_cpu_blackparrot/system_verilog/black-parrot/external/basejump_stl/hard/tsmc_16/bsg_mem/bsg_mem_2r1w_sync.v | 3,411 | module MODULE1 #(parameter VAR41(VAR47)
, parameter VAR41(VAR32)
, parameter VAR18=0
, parameter VAR19=VAR48(VAR32)
, parameter VAR40=0
)
(input VAR46
, input VAR37
, input VAR36
, input [VAR19-1:0] VAR26
, input [VAR47-1:0] VAR12
, input VAR34
, input [VAR19-1:0] VAR42
, output logic [VAR47-1:0] VAR38
, input VAR13
, ... | bsd-3-clause |
kulp/tenyr | hw/verilog/vgawrap.v | 1,687 | module MODULE1(
input VAR33, VAR50, en, VAR37, reset,
input VAR27, input[31:0] addr, input[31:0] din, output wor[31:0] dout,
output[2:0] VAR25, VAR41, output[2:1] VAR15, output VAR2, VAR4, VAR30
);
parameter[31:0] VAR19 = VAR19;
localparam integer VAR38 = 32, VAR35 = 64;
localparam integer VAR46 = 15, VAR29 = 10;
wire[... | mit |
ace8957/EECE6017C | memory_bb.v | 5,008 | module MODULE1 (
address,
VAR2,
VAR1);
input [4:0] address;
input VAR2;
output [8:0] VAR1;
tri1 VAR2;
endmodule | gpl-2.0 |
Rod2693rm/netfpga-firewal-ddos | src/user_data_path.v | 20,762 | module MODULE1
parameter VAR157=VAR161/8,
parameter VAR73 = 2,
parameter VAR116 = 8,
parameter VAR12 = 8,
parameter VAR70 = VAR161+VAR157,
parameter VAR81 = 19)
(
input [VAR161-1:0] VAR54,
input [VAR157-1:0] VAR18,
input VAR109,
output VAR31,
input [VAR161-1:0] VAR127,
input [VAR157-1:0] VAR36,
input VAR150,
output VAR... | gpl-3.0 |
google/skywater-pdk-libs-sky130_fd_sc_lp | cells/dfxtp/sky130_fd_sc_lp__dfxtp_lp.v | 2,136 | module MODULE2 (
VAR6 ,
VAR8 ,
VAR7 ,
VAR4,
VAR1,
VAR3 ,
VAR2
);
output VAR6 ;
input VAR8 ;
input VAR7 ;
input VAR4;
input VAR1;
input VAR3 ;
input VAR2 ;
VAR9 VAR5 (
.VAR6(VAR6),
.VAR8(VAR8),
.VAR7(VAR7),
.VAR4(VAR4),
.VAR1(VAR1),
.VAR3(VAR3),
.VAR2(VAR2)
);
endmodule
module MODULE2 (
VAR6 ,
VAR8,
VAR7
);
output VAR6 ... | apache-2.0 |
SI-RISCV/e200_opensource | rtl/e203/perips/sirv_expl_apb_slv.v | 1,894 | module MODULE1 #(
parameter VAR1 = 32,
parameter VAR4 = 32
)(
input [VAR1-1:0] VAR5,
input VAR7,
input VAR9,
input VAR8,
input [VAR4-1:0] VAR2,
output [VAR4-1:0] VAR6,
input clk,
input VAR3
);
assign VAR6 = {VAR4{1'b0}};
endmodule | apache-2.0 |
ankitshah009/High-Radix-Adaptive-CORDIC | HCORDIC_Verilog/FSM_1.v | 8,082 | module MODULE1(
input [31:0] VAR33, input [31:0] VAR23, input [31:0] VAR40, input [31:0] VAR22, input [1:0] VAR26, input VAR13, input VAR43,
input reset,
input VAR19,
input [7:0] VAR34,
output reg [1:0] VAR1 = 2'b00, output reg [7:0] address, output reg [3:0] VAR15, output reg [31:0] VAR9, output reg [31:0] VAR12, outp... | apache-2.0 |
google/skywater-pdk-libs-sky130_fd_sc_hdll | cells/sdfstp/sky130_fd_sc_hdll__sdfstp_1.v | 2,527 | module MODULE2 (
VAR3 ,
VAR2 ,
VAR7 ,
VAR6 ,
VAR5 ,
VAR1,
VAR4 ,
VAR12 ,
VAR10 ,
VAR8
);
output VAR3 ;
input VAR2 ;
input VAR7 ;
input VAR6 ;
input VAR5 ;
input VAR1;
input VAR4 ;
input VAR12 ;
input VAR10 ;
input VAR8 ;
VAR11 VAR9 (
.VAR3(VAR3),
.VAR2(VAR2),
.VAR7(VAR7),
.VAR6(VAR6),
.VAR5(VAR5),
.VAR1(VAR1),
.VAR4(VA... | apache-2.0 |
fabianz66/cursos-tec | taller-digital/Lab2/laboratorio2/counter.v | 1,087 | module MODULE1(VAR5,rst,VAR4,VAR1, VAR2);
input VAR5;
input rst;
input VAR1;
input [3:0] VAR4;
output reg VAR2;
reg [3:0] VAR3;
always @(posedge VAR5 or posedge rst)
begin
if(rst)
begin
VAR3 <= 0;
VAR2 <= 0;
end
else
if(VAR1)
begin
if(VAR3 == VAR4)
begin
VAR3 <= 0;
VAR2 <= 1;
end
else
begin
VAR2 <= 0;
VAR3 <= VAR3 + 1;... | mit |
google/skywater-pdk-libs-sky130_fd_sc_lp | cells/o2111a/sky130_fd_sc_lp__o2111a.functional.v | 1,492 | module MODULE1 (
VAR10 ,
VAR3,
VAR8,
VAR9,
VAR7,
VAR11
);
output VAR10 ;
input VAR3;
input VAR8;
input VAR9;
input VAR7;
input VAR11;
wire VAR5 ;
wire VAR4;
or VAR1 (VAR5 , VAR8, VAR3 );
and VAR6 (VAR4, VAR9, VAR7, VAR5, VAR11);
buf VAR2 (VAR10 , VAR4 );
endmodule | apache-2.0 |
google/skywater-pdk-libs-sky130_fd_sc_lp | cells/sdfbbn/sky130_fd_sc_lp__sdfbbn.symbol.v | 1,570 | module MODULE1 (
input VAR9 ,
output VAR5 ,
output VAR12 ,
input VAR11,
input VAR10 ,
input VAR7 ,
input VAR4 ,
input VAR8
);
supply1 VAR2;
supply0 VAR6;
supply1 VAR1 ;
supply0 VAR3 ;
endmodule | apache-2.0 |
google/skywater-pdk-libs-sky130_fd_sc_hdll | cells/dfstp/sky130_fd_sc_hdll__dfstp.pp.blackbox.v | 1,343 | module MODULE1 (
VAR2 ,
VAR3 ,
VAR8 ,
VAR6,
VAR4 ,
VAR5 ,
VAR7 ,
VAR1
);
output VAR2 ;
input VAR3 ;
input VAR8 ;
input VAR6;
input VAR4 ;
input VAR5 ;
input VAR7 ;
input VAR1 ;
endmodule | apache-2.0 |
jakubfi/mera400f | src/msg_tx.v | 1,978 | module MODULE1(
input VAR3,
output [0:7] VAR1,
output VAR8,
input VAR16,
input [0:2] VAR5,
output [0:2] VAR17,
input [0:7] VAR2,
input [0:7] VAR4,
input [0:15] VAR20,
input [0:15] VAR15
);
localparam VAR9 = 3'd0;
localparam VAR6 = 3'd1;
localparam VAR10 = 3'd2;
localparam VAR21 = 3'd3;
localparam VAR13 = 3'd4;
localpar... | gpl-2.0 |
walkthetalk/fsref | ip/mm2s_adv/src/mm2s_adv.v | 11,387 | module MODULE1 #
(
parameter integer VAR32 = 8,
parameter integer VAR26 = 8,
parameter integer VAR66 = 1024,
parameter integer VAR19 = 12,
parameter integer VAR69 = 12,
parameter integer VAR50 = 16,
parameter integer VAR75 = 32,
parameter integer VAR65 = 32,
parameter integer VAR148 = 1
)
(
input wire clk,
input wire V... | gpl-3.0 |
Digilent/vivado-library | ip/hls_gamma_correction_1_0/hdl/verilog/Loop_loop_height_ibs.v | 2,034 | module MODULE1 (
VAR1, VAR11, VAR14, VAR5, VAR13, VAR10, VAR6, VAR3, VAR9, clk);
parameter VAR12 = 8;
parameter VAR8 = 8;
parameter VAR2 = 256;
input[VAR8-1:0] VAR1;
input VAR11;
output reg[VAR12-1:0] VAR14;
input[VAR8-1:0] VAR5;
input VAR13;
output reg[VAR12-1:0] VAR10;
input[VAR8-1:0] VAR6;
input VAR3;
output reg[VAR... | mit |
KorotkiyEugene/LAG_sv_syn_quartus | LAG_pl_fc_out.v | 4,431 | module MODULE1 (VAR7,
VAR2,
VAR22, VAR27, VAR19,
clk, VAR15);
parameter VAR1 = 4;
parameter VAR21 = 4;
parameter VAR9 = 1;
parameter VAR24 = VAR18(VAR21+1);
input [VAR1-1:0] VAR7;
input VAR28 VAR2;
output VAR13 VAR22;
output [VAR1-1:0] VAR27;
output [VAR1-1:0][VAR24-1:0] VAR19;
input clk, VAR15;
logic [VAR1-1:0][VAR24-... | gpl-2.0 |
google/skywater-pdk-libs-sky130_fd_sc_ms | cells/or4bb/sky130_fd_sc_ms__or4bb.pp.symbol.v | 1,328 | module MODULE1 (
input VAR7 ,
input VAR2 ,
input VAR8 ,
input VAR1 ,
output VAR9 ,
input VAR5 ,
input VAR4,
input VAR3,
input VAR6
);
endmodule | apache-2.0 |
csturton/wirepatch | system/hardware/cores/or1200/or1200_immu_top.v | 12,054 | module MODULE1(
clk, rst,
VAR5, VAR46, VAR36, VAR48, VAR13,
VAR3, VAR19, VAR43, VAR27,
VAR15, VAR8,
VAR61,
VAR9, VAR32, VAR44, VAR51, VAR10,
VAR28, VAR45, VAR65,
VAR16, VAR62, VAR41, VAR11, VAR57, VAR53
);
parameter VAR49 = VAR55;
parameter VAR31 = VAR55;
parameter VAR35 = VAR63;
input clk;
input rst;
input VAR5;
input... | mit |
nyaxt/dmix | nkmd/arch/nkmd_ddr3_mig_if_t.v | 2,370 | module MODULE1;
reg clk;
parameter VAR22 = 20;
VAR12 clk = 0;
always #(VAR22/2) clk = ~clk;
reg rst;
reg [31:0] VAR19;
wire [31:0] VAR17;
reg [15:0] VAR10;
reg VAR9;
reg [31:0] VAR15;
reg [6:0] VAR18;
VAR7 VAR4(
.clk(clk),
.rst(rst),
.VAR20(1'b1),
.VAR11(1'b0),
.VAR8(1'b1),
.VAR14(1'b0),
.VAR15(VAR15),
.VAR18(VAR18),
.... | mit |
khldragon/Sora | FPGA/MIMO/rtl/pcie_userapp_wrapper/Sora_Fast_Radio_Link/Sora_FRL_RCB.v | 14,005 | module MODULE1(
input VAR6, input VAR9, input [3:0] VAR43,
input [3:0] VAR60,
input VAR56,
input VAR36,
input VAR61,
input VAR10,
output VAR71, output VAR16, output [3:0] VAR26,
output [3:0] VAR73,
output VAR3,
output VAR59,
output VAR8,
output VAR19,
input VAR1,
output VAR45,
output VAR41,
input VAR4,
input [31:0] VAR... | bsd-2-clause |
shailcoolboy/Warp-Trinity | PlatformSupport/CustomPeripherals/pcores/mgt_null_controller_v1_02_a/hdl/verilog/null_pair_example_top.v | 3,223 | module MODULE1
(
clk,
VAR2,
VAR12,
VAR5,
VAR8
);
input clk;
input [1:0] VAR2;
input [1:0] VAR12;
output [1:0] VAR5;
output [1:0] VAR8;
wire clk;
wire [1:0] VAR2;
wire [1:0] VAR12;
wire [1:0] VAR5;
wire [1:0] VAR8;
wire VAR11;
MODULE2 MODULE1
(
.VAR3 (VAR11),
.VAR4 (VAR2),
.VAR13 (VAR12),
.VAR14 (VAR5),
.VAR1 (VAR8)
);
... | bsd-2-clause |
m-labs/fjmem-m1 | fjmem/rtl/fjmem.v | 1,603 | module MODULE1 #(
parameter VAR17 = 24
) (
input VAR14,
input VAR13,
output [VAR17-1:0] VAR18,
inout [15:0] VAR9,
output VAR4,
output VAR12,
output VAR2
);
wire VAR1;
wire VAR5;
wire VAR6;
wire VAR16;
wire VAR10;
wire VAR11;
VAR7 #(
.VAR17(VAR17)
) VAR15 (
.VAR14(VAR14),
.VAR13(VAR13),
.VAR1(VAR1),
.VAR5(VAR5),
.VAR6(V... | gpl-3.0 |
dachdecker2/icoboard_ws2812b_display | ws2812b_out_parallel.v | 4,444 | module MODULE1 #(
parameter VAR13 = 2, parameter VAR16 = 3, parameter VAR5 = 9, parameter VAR8 = 0 ) (
input clk,
input VAR10,
input VAR15,
input [VAR13*24-1:0] VAR14,
output reg VAR7,
output reg [VAR13-1:0] VAR6,
output reg [3:0] VAR4
);
localparam VAR3 = VAR1(VAR8 > VAR5 ? VAR8
: VAR5);
reg [4:0] VAR2 = 0; reg [1:0] ... | gpl-3.0 |
chriswynnyk/american-put-verilog | american_put_stratix/src/addrgen.v | 4,341 | module MODULE1(
clk,
VAR27,
VAR21,
VAR10,
VAR17,
VAR3,
VAR26,
VAR11
);
input clk;
input VAR27;
input VAR21;
input [15:0]VAR10;
output [10:0]VAR17;
output [10:0]VAR26;
output [13:0]VAR11;
output VAR3;
reg [15:0]VAR16;
reg [15:0]VAR13;
reg [15:0]VAR7;
reg [15:0]VAR14;
reg [15:0]VAR12;
reg [15:0]VAR25;
reg [15:0]VAR9;
reg... | apache-2.0 |
johan92/altera_opencl_sandbox | vector_add/bin_vector_add/system/synthesis/submodules/system_acl_iface_acl_kernel_interface_mm_interconnect_0.v | 63,131 | module MODULE1 (
input wire VAR293, input wire VAR161, input wire VAR214, input wire [29:0] VAR121, output wire VAR106, input wire [0:0] VAR107, input wire [3:0] VAR241, input wire VAR265, output wire [31:0] VAR426, output wire VAR147, input wire VAR111, input wire [31:0] VAR378, output wire [29:0] VAR356, output wire ... | mit |
MarkBlanco/FPGA_Sandbox | RecComp/Lab3/adventures_with_ip/adventures_with_ip.srcs/sources_1/bd/ip_design/ip/ip_design_xbar_0/synth/ip_design_xbar_0.v | 23,054 | module MODULE1 (
VAR4,
VAR43,
VAR49,
VAR18,
VAR46,
VAR88,
VAR32,
VAR109,
VAR11,
VAR5,
VAR82,
VAR50,
VAR112,
VAR48,
VAR81,
VAR131,
VAR59,
VAR114,
VAR44,
VAR85,
VAR27,
VAR124,
VAR126,
VAR89,
VAR127,
VAR113,
VAR77,
VAR9,
VAR108,
VAR86,
VAR31,
VAR125,
VAR71,
VAR7,
VAR12,
VAR115,
VAR121,
VAR61,
VAR10,
VAR23
);
input wire VA... | mit |
CospanDesign/nysa-verilog | verilog/axi/slave/axi_nes/rtl/ppu/ppu.v | 13,191 | module MODULE1 #(
parameter VAR88 = 100000000,
parameter VAR19 = 60,
parameter VAR123 = 480,
parameter VAR75 = 272,
parameter VAR114 = 112,
parameter VAR56 = 6,
parameter VAR128 = 8'h00
)
(
input VAR2, input VAR27, input [ 2:0] VAR94, input VAR5, input VAR18, input [ 7:0] VAR90, input [ 7:0] VAR160, output [ 7:0] VAR46... | mit |
google/skywater-pdk-libs-sky130_fd_sc_hdll | cells/decap/sky130_fd_sc_hdll__decap.behavioral.v | 1,143 | module MODULE1 ();
supply1 VAR1;
supply0 VAR2;
supply1 VAR3 ;
supply0 VAR4 ;
endmodule | apache-2.0 |
alankarkotwal/lca-processor | pipeline/forward_mem_stage.v | 1,057 | module MODULE1(VAR3,VAR1,VAR8,VAR20,VAR5,VAR7,VAR2,VAR10);
parameter VAR17 = 6'b000000;
parameter VAR9 = 6'b001000;
parameter VAR12 = 6'b000010;
parameter VAR11 = 6'b000001;
parameter VAR13 = 4'b0001;
parameter VAR22 = 6'b001010;
parameter VAR21 = 6'b001001;
parameter VAR15 = 4'b0011;
parameter VAR14 = 4'b0100;
paramet... | gpl-2.0 |
AnAtomInTheUniverse/578_project_col_panic | final_verilog/src/vcr_sw_alloc_sep_of.v | 21,626 | module MODULE1
(clk, reset, VAR26, VAR71, VAR95, VAR44,
VAR85, VAR4, VAR22, VAR100, VAR2, VAR12);
parameter VAR118 = 4;
parameter VAR92 = 5;
parameter VAR57 = VAR121;
parameter VAR74 = VAR11;
parameter VAR52 = VAR119;
input clk;
input reset;
input [0:VAR92-1] VAR26;
input [0:VAR92-1] VAR71;
input [0:VAR92*VAR118*VAR92-... | gpl-2.0 |
ShepardSiegel/ocpi | coregen/ddr3_s4_uniphy/ddr3_s4_uniphy/ddr3_s4_uniphy_p0_addr_cmd_pads.v | 12,914 | module MODULE1(
VAR102,
VAR92,
VAR79,
VAR43,
VAR15,
VAR76,
VAR5,
VAR72,
VAR4,
VAR27,
VAR90,
VAR28,
VAR52,
VAR3,
VAR82,
VAR64,
VAR34,
VAR31,
VAR57,
VAR88,
VAR7,
VAR40,
VAR10,
VAR25,
VAR17,
VAR21,
VAR29
);
parameter VAR46 = "";
parameter VAR112 = "";
parameter VAR93 = "";
parameter VAR96 = "";
parameter VAR65 = "";
param... | lgpl-3.0 |
eda-globetrotter/PicenoDecoders | coding_theory/syn/src/decoder.v | 2,055 | module MODULE2 (VAR6,VAR5);
output [10:0] VAR5;
reg [10:0] VAR5;
input [14:0] VAR6;
reg [3:0] VAR2;
reg [3:0] VAR7;
reg [3:0] VAR8;
reg [14:0] VAR4;
always @(VAR6 or VAR5)
begin
VAR2[0]=VAR6[2]^VAR6[4]^VAR6[6]^VAR6[8]^VAR6[10]^VAR6[12]^VAR6[14];
VAR2[1]=VAR6[2]^VAR6[5]^VAR6[6]^VAR6[9]^VAR6[10]^VAR6[13]^VAR6[14];
VAR2[2... | mit |
google/skywater-pdk-libs-sky130_fd_sc_hd | cells/dlymetal6s2s/sky130_fd_sc_hd__dlymetal6s2s.pp.symbol.v | 1,355 | module MODULE1 (
input VAR4 ,
output VAR6 ,
input VAR2 ,
input VAR1,
input VAR5,
input VAR3
);
endmodule | apache-2.0 |
vipinkmenon/scas | hw/fpga/source/memory_if/phy_write.v | 86,910 | module MODULE1 #
(
parameter VAR50 = 100,
parameter VAR3 = "VAR42",
parameter VAR104 = "VAR47",
parameter VAR107 = 64,
parameter VAR96 = 8,
parameter VAR88 = 5,
parameter VAR70 = "VAR2",
parameter VAR89 = 1,
parameter VAR18 = "VAR2"
)
(
input clk,
input rst,
input VAR30,
input VAR78,
input VAR44,
input [VAR96-1:0] VAR1... | mit |
AnAtomInTheUniverse/578_project_col_panic | final_verilog/src/clib/c_reverse.v | 2,054 | module MODULE1
(VAR1, VAR3);
parameter VAR2 = 32;
input [0:VAR2-1] VAR1;
output [0:VAR2-1] VAR3;
wire [0:VAR2-1] VAR3;
generate
genvar VAR4;
for(VAR4 = 0; VAR4 < VAR2; VAR4 = VAR4 + 1)
begin:VAR5
assign VAR3[VAR4] = VAR1[(VAR2-1)-VAR4];
end
endgenerate
endmodule | gpl-2.0 |
google/skywater-pdk-libs-sky130_fd_sc_ms | cells/a32o/sky130_fd_sc_ms__a32o_2.v | 2,469 | module MODULE2 (
VAR3 ,
VAR4 ,
VAR12 ,
VAR1 ,
VAR5 ,
VAR9 ,
VAR6,
VAR8,
VAR2 ,
VAR10
);
output VAR3 ;
input VAR4 ;
input VAR12 ;
input VAR1 ;
input VAR5 ;
input VAR9 ;
input VAR6;
input VAR8;
input VAR2 ;
input VAR10 ;
VAR11 VAR7 (
.VAR3(VAR3),
.VAR4(VAR4),
.VAR12(VAR12),
.VAR1(VAR1),
.VAR5(VAR5),
.VAR9(VAR9),
.VAR6(VA... | apache-2.0 |
google/skywater-pdk-libs-sky130_fd_sc_hs | cells/o211ai/sky130_fd_sc_hs__o211ai.functional.v | 1,940 | module MODULE1 (
VAR13,
VAR5,
VAR7 ,
VAR12 ,
VAR14 ,
VAR4 ,
VAR10
);
input VAR13;
input VAR5;
output VAR7 ;
input VAR12 ;
input VAR14 ;
input VAR4 ;
input VAR10 ;
wire VAR10 VAR2 ;
wire VAR3 ;
wire VAR1;
or VAR9 (VAR2 , VAR14, VAR12 );
nand VAR6 (VAR3 , VAR10, VAR2, VAR4 );
VAR11 VAR15 (VAR1, VAR3, VAR13, VAR5);
buf VA... | apache-2.0 |
markusC64/1541ultimate2 | fpga/nios/nios/synthesis/submodules/nios_altmemddr_0_phy.v | 30,281 | module MODULE1 (
VAR10,
VAR69,
VAR1,
VAR98,
VAR6,
VAR19,
VAR66,
VAR61,
VAR59,
VAR53,
VAR8,
VAR96,
VAR91,
VAR50,
VAR83,
VAR3,
VAR32,
VAR70,
VAR14,
VAR71,
VAR43,
VAR52,
VAR39,
VAR36,
VAR44,
VAR40,
VAR86,
VAR33,
VAR35,
VAR62,
VAR2,
VAR82,
VAR75,
VAR68,
VAR60,
VAR55,
VAR29,
VAR73,
VAR21,
VAR84,
VAR78,
VAR11,
VAR15,
VAR13,
... | gpl-3.0 |
fbalakirev/red-pitaya-notes | cores/gpio_trigger_v1_0/gpio_trigger.v | 1,138 | module MODULE1 #
(
parameter integer VAR1 = 16
)
(
input wire VAR13,
input wire VAR2,
inout wire [VAR1-1:0] VAR8,
input wire VAR5,
output wire VAR12
);
reg [VAR1-1:0] VAR19 [1:0];
reg VAR11, VAR14, VAR6;
wire [VAR1-1:0] VAR4;
genvar VAR17;
generate
for(VAR17 = 0; VAR17 < VAR1; VAR17 = VAR17 + 1)
begin : VAR7
VAR10 VAR1... | mit |
agnicol88/Gaussian_Num_Gen | Vivado/gng/gng.srcs/sources_1/new/gng_interpolator.v | 3,092 | module MODULE1(
input clk,
input [63:0] VAR3,
output [15:0] VAR25
);
wire [5:0] VAR30;
wire [14:0] VAR20; reg [15:0] VAR31 = 16'd0; reg [15:0] VAR7 = 16'd0; reg [15:0] VAR6 = 16'd0; reg [15:0] VAR21 = 16'd0; reg [15:0] VAR26 = 16'd0; wire [7:0] addr;
reg [1:0] VAR13 = 2'd0;
reg [1:0] VAR27 = 2'd0;
reg [9:0] VAR29 = 10'... | gpl-3.0 |
asicguy/gplgpu | hdl/altera_ddr3_128/alt_mem_ddrx_buffer_manager.v | 7,937 | module MODULE1
parameter
VAR14 = 6
)
(
VAR21,
VAR5,
VAR7,
VAR19,
VAR11,
VAR8,
VAR16,
VAR15,
VAR10,
VAR3,
VAR20,
VAR22,
VAR18
);
localparam VAR17 = VAR9(VAR14);
input VAR21;
input VAR5;
output VAR7;
input VAR19;
input [VAR14-1:0] VAR11;
input VAR8;
output VAR16;
output [VAR14-1:0] VAR15;
input VAR10;
input [VAR14-1:0] V... | gpl-3.0 |
google/skywater-pdk-libs-sky130_fd_sc_ms | cells/dlrbp/sky130_fd_sc_ms__dlrbp.pp.symbol.v | 1,462 | module MODULE1 (
input VAR5 ,
output VAR1 ,
output VAR8 ,
input VAR3,
input VAR4 ,
input VAR9 ,
input VAR2 ,
input VAR7 ,
input VAR6
);
endmodule | apache-2.0 |
google/skywater-pdk-libs-sky130_fd_sc_ls | cells/sedfxbp/sky130_fd_sc_ls__sedfxbp.functional.v | 2,026 | module MODULE1 (
VAR14 ,
VAR15,
VAR1,
VAR11 ,
VAR10 ,
VAR17,
VAR2
);
output VAR14 ;
output VAR15;
input VAR1;
input VAR11 ;
input VAR10 ;
input VAR17;
input VAR2;
wire VAR16 ;
wire VAR7;
wire VAR4 ;
VAR8 VAR6 (VAR7, VAR4, VAR17, VAR2 );
VAR8 VAR9 (VAR4 , VAR16, VAR11, VAR10 );
VAR5 VAR3 VAR12 (VAR16 , VAR7, VAR1 );
buf... | apache-2.0 |
VectorBlox/PYNQ | Pynq-Z1/vivado/ip/pmod_io_switch_1.0/src/switch_top.v | 11,457 | module MODULE1(
input [31:0] VAR3, output [7:0] VAR24,
input [7:0] VAR50,
input [7:0] VAR101,
input [7:0] VAR40,
output [7:0] VAR62,
output [7:0] VAR44,
output wire VAR8,
input wire VAR95,
input wire VAR70,
output wire VAR88,
input wire VAR97,
input wire VAR13,
output VAR91,
input VAR94,
input VAR85,
output wire VAR74,... | bsd-3-clause |
google/skywater-pdk-libs-sky130_fd_sc_hs | cells/buf/sky130_fd_sc_hs__buf_16.v | 1,872 | module MODULE2 (
VAR5 ,
VAR6 ,
VAR4,
VAR3
);
output VAR5 ;
input VAR6 ;
input VAR4;
input VAR3;
VAR2 VAR1 (
.VAR5(VAR5),
.VAR6(VAR6),
.VAR4(VAR4),
.VAR3(VAR3)
);
endmodule
module MODULE2 (
VAR5,
VAR6
);
output VAR5;
input VAR6;
supply1 VAR4;
supply0 VAR3;
VAR2 VAR1 (
.VAR5(VAR5),
.VAR6(VAR6)
);
endmodule | apache-2.0 |
GSejas/Dise-o-ASIC-FPGA-FPU | ASIC_FLOW/ASIC_fpu/integracion_fisica/front_end/source/RecursiveKOA.v | 5,734 | module MODULE1
(
input wire clk,
input wire rst,
input wire VAR28,
input wire [VAR22-1:0] VAR7,
input wire [VAR22-1:0] VAR24,
output wire [2*VAR22-1:0] VAR9
);
wire [1:0] VAR26;
wire [3:0] VAR3;
assign VAR26 = 2'b00;
assign VAR3 = 4'b0000;
wire [VAR22/2-1:0] VAR15;
wire [VAR22/2:0] VAR2;
wire [VAR22/2-3:0] VAR21;
wire ... | gpl-3.0 |
LSaldyt/qnp | output/vs/var22_multi.v | 1,677 | module MODULE1 (VAR22, VAR14, VAR24, VAR19, VAR28, VAR12, VAR13, VAR10, VAR26, VAR21, VAR27, VAR11, VAR4, VAR20, VAR23, VAR25, VAR2, VAR1, VAR6, VAR15, VAR5, VAR17, valid);
input VAR22, VAR14, VAR24, VAR19, VAR28, VAR12, VAR13, VAR10, VAR26, VAR21, VAR27, VAR11, VAR4, VAR20, VAR23, VAR25, VAR2, VAR1, VAR6, VAR15, VAR5,... | mit |
jotego/jt12 | hdl/mixer/jt12_decim.v | 2,628 | module MODULE1 #(parameter VAR3=18, VAR14=16,
VAR20=2, VAR11=1, VAR8=2 )(
input rst,
input clk,
input VAR13,
input VAR10,
input signed [VAR14-1:0] VAR21,
output reg signed [VAR14-1:0] VAR17
);
reg signed [VAR3-1:0] VAR19;
wire signed [VAR3-1:0] VAR2, VAR4;
localparam VAR9 = VAR3 - VAR14;
generate
genvar VAR12;
reg [VAR... | gpl-3.0 |
secworks/vga | src/rtl/vga.v | 10,234 | module MODULE1(
input wire clk,
input wire VAR17,
input wire VAR43,
input wire VAR44,
output wire [3 : 0] VAR52,
output wire [3 : 0] VAR58,
output wire [3 : 0] VAR54,
output wire VAR15,
output wire VAR38,
output wire VAR42
);
parameter VAR5 = 4'hf;
parameter VAR57 = 4'hf;
parameter VAR14 = 4'hf;
parameter VAR35 = 11'h0... | bsd-2-clause |
Cosmos-OpenSSD/Cosmos-plus-OpenSSD | project/Predefined/2Ch8Way-1.0.3/OpenSSD2_2Ch8Way-1.0.3/OpenSSD2.srcs/sources_1/ipshared/ENCLab/Tiger4NSC_v1_2_5/ab882192/src/AXI4LiteSlaveInterfaceWriteChannel.v | 4,948 | module MODULE1
(
parameter VAR22 = 32,
parameter VAR2 = 32
)
(
VAR6 ,
VAR4 ,
VAR17 ,
VAR13 ,
VAR20 ,
VAR9 ,
VAR8 ,
VAR25 ,
VAR12 ,
VAR5 ,
VAR7 ,
VAR23 ,
VAR16 ,
VAR15 ,
VAR21 ,
VAR18 ,
VAR14
);
input VAR6 ;
input VAR4 ;
input VAR17 ;
output VAR13 ;
input [VAR22 - 1:0] VAR20 ;
input [2:0] VAR9 ;
input VAR8 ;
output VAR2... | gpl-3.0 |
google/skywater-pdk-libs-sky130_fd_sc_ls | cells/nor4b/sky130_fd_sc_ls__nor4b_1.v | 2,302 | module MODULE2 (
VAR7 ,
VAR3 ,
VAR5 ,
VAR11 ,
VAR2 ,
VAR10,
VAR8,
VAR9 ,
VAR4
);
output VAR7 ;
input VAR3 ;
input VAR5 ;
input VAR11 ;
input VAR2 ;
input VAR10;
input VAR8;
input VAR9 ;
input VAR4 ;
VAR1 VAR6 (
.VAR7(VAR7),
.VAR3(VAR3),
.VAR5(VAR5),
.VAR11(VAR11),
.VAR2(VAR2),
.VAR10(VAR10),
.VAR8(VAR8),
.VAR9(VAR9),
.... | apache-2.0 |
olajep/oh | src/common/hdl/oh_memory_ram.v | 2,111 | module MODULE1 # (parameter VAR4 = 104, parameter VAR15 = 32, parameter VAR19 = VAR7(VAR15), parameter VAR5 = VAR20
)
( input VAR16, input VAR14, input [VAR19-1:0] VAR18, output reg [VAR4-1:0] VAR13, input VAR17, input VAR6, input [VAR19-1:0] VAR1, input [VAR4-1:0] VAR11, input [VAR4-1:0] VAR10 );
generate
if(VAR5 == "... | mit |
markusC64/1541ultimate2 | fpga/nios_c5/nios/synthesis/submodules/nios_altmemddr_0_controller_phy.v | 15,194 | module MODULE1 (
VAR143,
VAR46,
VAR103,
VAR54,
VAR138,
VAR150,
VAR44,
VAR93,
VAR95,
VAR160,
VAR33,
VAR3,
VAR51,
VAR53,
VAR78,
VAR1,
VAR8,
VAR71,
VAR120,
VAR39,
VAR36,
VAR155,
VAR167,
VAR22,
VAR112,
VAR14,
VAR124,
VAR7,
VAR148,
VAR28,
VAR4,
VAR107,
VAR108,
VAR136,
VAR2,
VAR30,
VAR48,
VAR126,
VAR10,
VAR164,
VAR25,
VAR101... | gpl-3.0 |
TalentlessAlpaca/Automated_Vacuum_Cleaner | Position/theta_integ_tst.v | 1,446 | module MODULE1;
reg [15:0] VAR4;
reg [15:0] VAR6;
reg enable;
reg rst;
reg clk;
wire [31:0] VAR3;
wire VAR1;
VAR5 VAR2 (
.VAR4(VAR4),
.VAR6(VAR6),
.enable(enable),
.rst(rst),
.clk(clk),
.VAR3(VAR3),
.VAR1(VAR1)
); | mit |
google/skywater-pdk-libs-sky130_fd_sc_hd | cells/dfxbp/sky130_fd_sc_hd__dfxbp_1.v | 2,226 | module MODULE2 (
VAR5 ,
VAR2 ,
VAR8 ,
VAR10 ,
VAR7,
VAR1,
VAR9 ,
VAR6
);
output VAR5 ;
output VAR2 ;
input VAR8 ;
input VAR10 ;
input VAR7;
input VAR1;
input VAR9 ;
input VAR6 ;
VAR4 VAR3 (
.VAR5(VAR5),
.VAR2(VAR2),
.VAR8(VAR8),
.VAR10(VAR10),
.VAR7(VAR7),
.VAR1(VAR1),
.VAR9(VAR9),
.VAR6(VAR6)
);
endmodule
module MODUL... | apache-2.0 |
google/skywater-pdk-libs-sky130_fd_sc_ls | cells/dfrtn/sky130_fd_sc_ls__dfrtn_1.v | 2,371 | module MODULE1 (
VAR6 ,
VAR9 ,
VAR7 ,
VAR1,
VAR10 ,
VAR5 ,
VAR3 ,
VAR8
);
output VAR6 ;
input VAR9 ;
input VAR7 ;
input VAR1;
input VAR10 ;
input VAR5 ;
input VAR3 ;
input VAR8 ;
VAR2 VAR4 (
.VAR6(VAR6),
.VAR9(VAR9),
.VAR7(VAR7),
.VAR1(VAR1),
.VAR10(VAR10),
.VAR5(VAR5),
.VAR3(VAR3),
.VAR8(VAR8)
);
endmodule
module MODU... | apache-2.0 |
parallella/oh | common/hdl/oh_memory.v | 3,817 | module MODULE1
( input VAR9, input VAR8, input [VAR10-1:0] VAR1, input [VAR5-1:0] VAR30, input [VAR10-1:0] VAR16, input VAR17, input VAR2, input [VAR5-1:0] VAR3, output [VAR10-1:0] VAR13, input VAR23, input VAR26, input [VAR10-1:0] VAR11, input [VAR5-1:0] VAR32, input [VAR10-1:0] VAR20, input [VAR10-1:0] VAR25, input V... | mit |
google/skywater-pdk-libs-sky130_fd_sc_lp | cells/o31a/sky130_fd_sc_lp__o31a_0.v | 2,322 | module MODULE1 (
VAR1 ,
VAR5 ,
VAR7 ,
VAR11 ,
VAR3 ,
VAR4,
VAR6,
VAR2 ,
VAR9
);
output VAR1 ;
input VAR5 ;
input VAR7 ;
input VAR11 ;
input VAR3 ;
input VAR4;
input VAR6;
input VAR2 ;
input VAR9 ;
VAR10 VAR8 (
.VAR1(VAR1),
.VAR5(VAR5),
.VAR7(VAR7),
.VAR11(VAR11),
.VAR3(VAR3),
.VAR4(VAR4),
.VAR6(VAR6),
.VAR2(VAR2),
.VAR... | apache-2.0 |
google/skywater-pdk-libs-sky130_fd_sc_ls | cells/o41a/sky130_fd_sc_ls__o41a.blackbox.v | 1,367 | module MODULE1 (
VAR8 ,
VAR7,
VAR4,
VAR2,
VAR5,
VAR6
);
output VAR8 ;
input VAR7;
input VAR4;
input VAR2;
input VAR5;
input VAR6;
supply1 VAR3;
supply0 VAR1;
supply1 VAR10 ;
supply0 VAR9 ;
endmodule | apache-2.0 |
KorotkiyEugene/Netmaker_vc_router_syn_quartus | NW_vc_buffers.v | 7,281 | module MODULE1 (VAR33, VAR51, VAR49, VAR35, select,
VAR34, VAR4, VAR48,
VAR45, VAR32,
VAR24, VAR40,
clk, VAR8);
parameter VAR44 = 3;
parameter VAR25 = 4;
parameter VAR6 = 0;
parameter VAR16 = 0;
input VAR33;
input [VAR25-1:0] VAR51;
input VAR19 VAR49;
input [VAR41(VAR25)-1:0] VAR35;
input [VAR25-1:0] select;
output VAR... | gpl-2.0 |
EPiCS/soundgates | hardware/design/reference/cf_lib/edk/pcores/axi_clkgen_v2_00_a/hdl/verilog/axi_clkgen.v | 6,945 | module MODULE1 (
clk,
VAR52,
VAR31,
VAR32,
VAR85,
VAR81,
VAR89,
VAR39,
VAR18,
VAR67,
VAR76,
VAR55,
VAR56,
VAR70,
VAR75,
VAR43,
VAR8,
VAR60,
VAR88,
VAR38,
VAR64,
VAR61,
VAR84);
parameter VAR54 = 0;
parameter VAR36 = 0;
parameter VAR78 = 5.0;
parameter VAR13 = 11;
parameter VAR15 = 49;
parameter VAR92 = 6;
parameter VAR2... | mit |
google/skywater-pdk-libs-sky130_fd_sc_lp | cells/and3/sky130_fd_sc_lp__and3.functional.pp.v | 1,810 | module MODULE1 (
VAR6 ,
VAR13 ,
VAR11 ,
VAR1 ,
VAR9,
VAR4,
VAR3 ,
VAR10
);
output VAR6 ;
input VAR13 ;
input VAR11 ;
input VAR1 ;
input VAR9;
input VAR4;
input VAR3 ;
input VAR10 ;
wire VAR2 ;
wire VAR12;
and VAR5 (VAR2 , VAR1, VAR13, VAR11 );
VAR14 VAR8 (VAR12, VAR2, VAR9, VAR4);
buf VAR7 (VAR6 , VAR12 );
endmodule | apache-2.0 |
google/skywater-pdk-libs-sky130_fd_sc_hs | cells/dlxtn/sky130_fd_sc_hs__dlxtn.functional.pp.v | 1,722 | module MODULE1 (
VAR9 ,
VAR3 ,
VAR11 ,
VAR12 ,
VAR2
);
input VAR9 ;
input VAR3 ;
output VAR11 ;
input VAR12 ;
input VAR2;
wire VAR8 VAR7 ;
wire VAR8 VAR5;
wire VAR8 VAR10 ;
wire VAR4 ;
not VAR13 (VAR4 , VAR2 );
VAR1 VAR14 (VAR7 , VAR12, VAR4, VAR9, VAR3);
buf VAR6 (VAR11 , VAR7 );
endmodule | apache-2.0 |
google/skywater-pdk-libs-sky130_fd_sc_ls | cells/nor2/sky130_fd_sc_ls__nor2.behavioral.pp.v | 1,783 | module MODULE1 (
VAR11 ,
VAR8 ,
VAR1 ,
VAR9,
VAR3,
VAR10 ,
VAR7
);
output VAR11 ;
input VAR8 ;
input VAR1 ;
input VAR9;
input VAR3;
input VAR10 ;
input VAR7 ;
wire VAR13 ;
wire VAR4;
nor VAR6 (VAR13 , VAR8, VAR1 );
VAR5 VAR2 (VAR4, VAR13, VAR9, VAR3);
buf VAR12 (VAR11 , VAR4 );
endmodule | apache-2.0 |
james-sakalaukus/xvcd | hdl/original_tap_top.v | 19,143 | module MODULE1(
VAR29,
VAR12,
VAR4,
VAR30,
VAR28,
VAR69,
VAR50,
VAR6,
VAR49,
VAR64,
VAR52,
VAR34,
VAR16,
VAR40,
VAR53,
VAR66, VAR68, VAR35 );
input VAR29; input VAR12; input VAR4; input VAR30; output VAR28; output VAR69;
output VAR50;
output VAR6;
output VAR49;
output VAR64;
output VAR52;
output VAR34;
output VAR72;
ou... | cc0-1.0 |
google/skywater-pdk-libs-sky130_fd_sc_hs | cells/and2b/sky130_fd_sc_hs__and2b.blackbox.v | 1,234 | module MODULE1 (
VAR3 ,
VAR4,
VAR2
);
output VAR3 ;
input VAR4;
input VAR2 ;
supply1 VAR1;
supply0 VAR5;
endmodule | apache-2.0 |
google/skywater-pdk-libs-sky130_fd_sc_hs | cells/and4bb/sky130_fd_sc_hs__and4bb.behavioral.v | 1,889 | module MODULE1 (
VAR14 ,
VAR2 ,
VAR3 ,
VAR8 ,
VAR15 ,
VAR6,
VAR7
);
output VAR14 ;
input VAR2 ;
input VAR3 ;
input VAR8 ;
input VAR15 ;
input VAR6;
input VAR7;
wire VAR15 VAR9 ;
wire VAR10 ;
wire VAR12;
nor VAR1 (VAR9 , VAR2, VAR3 );
and VAR4 (VAR10 , VAR9, VAR8, VAR15 );
VAR11 VAR13 (VAR12, VAR10, VAR6, VAR7);
buf VAR... | apache-2.0 |
tloinuy/opencpi-opencv | opencpi/hdl/prims/bsv/SyncResetA.v | 2,524 | module MODULE1 (
VAR3,
VAR5,
VAR6
);
parameter VAR2 = 1 ;
input VAR5 ;
input VAR3 ;
output VAR6 ;
reg [VAR2:0] VAR4 ;
assign VAR6 = VAR4[VAR2] ;
always @( posedge VAR5 or negedge VAR3 )
begin
if (VAR3 == 0)
begin
VAR4 <= VAR1 0 ;
end
else
begin
VAR4 <= VAR1 ( VAR4 << 1 ) | 'b1 ;
end
end
begin
VAR4 = {(VAR2 + 1) {1'b1}}... | gpl-2.0 |
wgml/sysrek | fsm/fsm.v | 1,376 | module MODULE1(
input clk,
input rst,
input VAR3,
input [7:0] VAR8,
output VAR1,
output [1:0] VAR7
);
localparam VAR6 = 2'b00;
localparam VAR11 = 2'b01;
localparam VAR12 = 2'b10;
localparam VAR2 = 2'b11;
reg [1:0] state = VAR6;
reg [7:0] VAR4;
reg VAR9 = 1'b0;
reg [2:0] VAR10;
reg VAR5 = 1'b0;
always @(posedge clk)
beg... | gpl-2.0 |
ehab93/MIPS-Processor | control/control2.v | 1,711 | module MODULE1 (
input [5:0] VAR9,
output [2:0] VAR7,
output VAR26, VAR11, VAR2, VAR8, VAR17, VAR20,
output VAR5, VAR4, VAR23, VAR25, VAR3
);
reg VAR14, VAR13, VAR22, VAR24, VAR1, VAR12, VAR19, VAR6, VAR21, VAR16, VAR10, VAR15;
always @(*) begin
VAR14 <= 1'b0;
VAR22 <= 1'b0;
VAR24 <= 1'b0;
VAR1 <= 1'b0;
VAR12 <= 1'b0;
... | mit |
csturton/wirepatch | system/hardware/cores/fabric/ovl_ported/redundant/ovl_never_unknown_async.v | 1,436 | module MODULE1 (reset, enable, VAR21, VAR14);
parameter VAR6 = VAR17;
parameter VAR9 = 1;
parameter VAR7 = VAR15;
parameter VAR16 = VAR12;
parameter VAR13 = VAR1;
parameter VAR3 = VAR19;
parameter VAR4 = VAR18;
parameter VAR20 = VAR5;
input reset, enable;
input [VAR9-1:0] VAR21;
output [VAR2-1:0] VAR14;
parameter VAR8 ... | mit |
SiLab-Bonn/fe65_p2 | firmware/src/no_tdc/clk_gen.v | 5,465 | module MODULE1(
input wire VAR75,
output wire VAR60,
output wire VAR17,
output wire VAR45,
output wire VAR48,
output wire VAR78,
output wire VAR25,
output wire VAR46
);
wire VAR41, VAR49, VAR6, VAR55;
wire VAR31, VAR50, VAR69, VAR42;
assign VAR60 = VAR49;
assign VAR48 = VAR42;
assign VAR45 = VAR31;
assign VAR78 = VAR50... | gpl-2.0 |
scalable-networks/ext | uhd/fpga/usrp2/models/FIFO_GENERATOR_V6_1.v | 182,668 | module MODULE1
parameter VAR80 = 0,
parameter VAR50 = 0,
parameter VAR150 = 2,
parameter VAR33 = "",
parameter VAR170 = 8,
parameter VAR7 = "",
parameter VAR148 = 8,
parameter VAR85 = 0,
parameter VAR70 = "VAR10", parameter VAR95 = 1,
parameter VAR125 = 0,
parameter VAR96 = 0,
parameter VAR176 = 0,
parameter VAR117 = 0... | gpl-2.0 |
sh-chris110/chris | FPGA/Math/Qsys/nios_design/synthesis/nios_design.v | 28,704 | module MODULE1 (
input wire VAR142, input wire VAR132 );
wire VAR81; wire VAR185; wire [31:0] VAR178; wire [31:0] VAR33; wire VAR109; wire VAR11; wire [31:0] VAR208; wire [31:0] VAR41; wire VAR135; wire VAR186; wire [18:0] VAR193; wire [3:0] VAR10; wire VAR134; wire VAR49; wire VAR52; wire [31:0] VAR188; wire [31:0] VA... | gpl-2.0 |
google/skywater-pdk-libs-sky130_fd_sc_hdll | cells/mux2/sky130_fd_sc_hdll__mux2.functional.pp.v | 1,922 | module MODULE1 (
VAR3 ,
VAR1 ,
VAR13 ,
VAR8 ,
VAR7,
VAR11,
VAR6 ,
VAR10
);
output VAR3 ;
input VAR1 ;
input VAR13 ;
input VAR8 ;
input VAR7;
input VAR11;
input VAR6 ;
input VAR10 ;
wire VAR14 ;
wire VAR12;
VAR9 VAR15 (VAR14 , VAR1, VAR13, VAR8 );
VAR5 VAR2 (VAR12, VAR14, VAR7, VAR11);
buf VAR4 (VAR3 , VAR12 );
endmodul... | apache-2.0 |
google/skywater-pdk-libs-sky130_fd_sc_hvl | cells/o22a/sky130_fd_sc_hvl__o22a_1.v | 2,347 | module MODULE2 (
VAR10 ,
VAR11 ,
VAR5 ,
VAR7 ,
VAR6 ,
VAR8,
VAR4,
VAR9 ,
VAR2
);
output VAR10 ;
input VAR11 ;
input VAR5 ;
input VAR7 ;
input VAR6 ;
input VAR8;
input VAR4;
input VAR9 ;
input VAR2 ;
VAR3 VAR1 (
.VAR10(VAR10),
.VAR11(VAR11),
.VAR5(VAR5),
.VAR7(VAR7),
.VAR6(VAR6),
.VAR8(VAR8),
.VAR4(VAR4),
.VAR9(VAR9),
.... | apache-2.0 |
MarkBlanco/FPGA_Sandbox | RecComp/Lab1/my_lab_1/my_lab_1.cache/ip/2017.2/93db88faeb00921e/zqynq_lab_1_design_axi_timer_0_1_stub.v | 2,599 | module MODULE1(VAR7, VAR13, VAR14,
VAR22, VAR6, interrupt, VAR2, VAR11, VAR17, VAR1, VAR18,
VAR20, VAR8, VAR21, VAR12, VAR23, VAR5,
VAR19, VAR9, VAR25, VAR3, VAR15, VAR10,
VAR16, VAR24, VAR4)
;
input VAR7;
input VAR13;
output VAR14;
output VAR22;
output VAR6;
output interrupt;
input VAR2;
input VAR11;
input VAR17;
inpu... | mit |
google/skywater-pdk-libs-sky130_fd_sc_ms | cells/clkdlyinv3sd3/sky130_fd_sc_ms__clkdlyinv3sd3.symbol.v | 1,357 | module MODULE1 (
input VAR5,
output VAR6
);
supply1 VAR1;
supply0 VAR2;
supply1 VAR4 ;
supply0 VAR3 ;
endmodule | apache-2.0 |
uho/swapforth | j1a/verilog/j1.v | 4,083 | module MODULE1(
input wire clk,
input wire VAR11,
output wire VAR4,
output wire VAR33,
output wire [15:0] VAR23,
output wire VAR24,
output wire [VAR14-1:0] dout,
input wire [VAR14-1:0] VAR12,
output wire [12:0] VAR1,
input wire [15:0] VAR30);
reg [4:0] VAR31, VAR38; reg [VAR14-1:0] VAR37, VAR8; reg VAR13;
reg [12:0] VA... | bsd-3-clause |
google/skywater-pdk-libs-sky130_fd_sc_hs | cells/dlymetal6s4s/sky130_fd_sc_hs__dlymetal6s4s.functional.v | 1,757 | module MODULE1 (
VAR2,
VAR10,
VAR3 ,
VAR7
);
input VAR2;
input VAR10;
output VAR3 ;
input VAR7 ;
wire VAR6 ;
wire VAR1;
buf VAR9 (VAR6 , VAR7 );
VAR5 VAR4 (VAR1, VAR6, VAR2, VAR10);
buf VAR8 (VAR3 , VAR1 );
endmodule | apache-2.0 |
ychaim/FPGA-Litecoin-Miner | experimental/LX150-SIXTYFOUR-A/salsa_piped.v | 11,058 | module MODULE2 (clk, VAR35, VAR122, VAR289, VAR175, VAR52);
input clk;
input [511:0]VAR35;
input [511:0]VAR122;
output [511:0]VAR289; output [511:0]VAR175; output [9:0]VAR52;
wire [9:0] VAR260, VAR245, VAR101, VAR287, VAR186, VAR192, VAR182, VAR6;
reg [511:0]VAR127, VAR269, VAR102, VAR82, VAR154, VAR103, VAR212, VAR235... | gpl-3.0 |
google/skywater-pdk-libs-sky130_fd_sc_lp | cells/conb/sky130_fd_sc_lp__conb.behavioral.pp.v | 1,831 | module MODULE1 (
VAR13 ,
VAR9 ,
VAR11,
VAR8,
VAR1 ,
VAR10
);
output VAR13 ;
output VAR9 ;
input VAR11;
input VAR8;
input VAR1 ;
input VAR10 ;
wire VAR12 ;
wire VAR5;
pullup VAR2 (VAR12 );
VAR3 VAR7 (VAR13 , VAR12, VAR11, VAR8 );
pulldown VAR4 (VAR5);
VAR3 VAR6 (VAR9 , VAR5, VAR11, VAR8);
endmodule | apache-2.0 |
lbl-cal/StanfordNoC | router/src/vcr_ip_ctrl_mac.v | 23,648 | module MODULE1
(clk, reset, VAR183, VAR116, VAR5, VAR81,
VAR122, VAR140, VAR147, VAR120,
VAR128, VAR17, VAR151, VAR107, VAR106, VAR115,
VAR160, VAR158, VAR34, VAR38, VAR57);
parameter VAR30 = 32;
parameter VAR125 = 2;
parameter VAR182 = 2;
localparam VAR11 = VAR71(VAR182);
localparam VAR91 = VAR125 * VAR182;
parameter ... | bsd-2-clause |
skarpenko/ultiparc | rtl/src/cpu/uparc_cpu_top.v | 14,144 | module MODULE1(
clk,
VAR153,
VAR20,
VAR26,
VAR34,
VAR250,
VAR90,
VAR232,
VAR180,
VAR118,
VAR192,
VAR16,
VAR267,
VAR58,
VAR151,
VAR115
);
input wire clk;
input wire VAR153;
input wire VAR20;
output wire [VAR208-1:0] VAR26;
output wire VAR34;
input wire [VAR244-1:0] VAR250;
input wire VAR90;
input wire VAR232;
output wir... | bsd-2-clause |
Digilent/vivado-library | ip/video_scaler/hdl/verilog/Block_Mat_exit45_pro.v | 7,680 | module MODULE1 (
VAR21,
VAR37,
VAR34,
VAR20,
VAR9,
VAR19,
VAR17,
VAR35,
VAR27,
VAR12,
VAR1,
VAR32,
VAR3,
VAR13,
VAR18,
VAR8,
VAR38,
VAR22,
VAR14,
VAR15,
VAR2,
VAR16,
VAR31,
VAR26,
VAR28,
VAR25
);
parameter VAR29 = 1'd1;
input VAR21;
input VAR37;
input VAR34;
input VAR20;
output VAR9;
input VAR19;
output VAR17;
output V... | mit |
google/skywater-pdk-libs-sky130_fd_sc_lp | cells/clkbuflp/sky130_fd_sc_lp__clkbuflp.behavioral.v | 1,366 | module MODULE1 (
VAR6,
VAR5
);
output VAR6;
input VAR5;
supply1 VAR2;
supply0 VAR8;
supply1 VAR4 ;
supply0 VAR9 ;
wire VAR3;
buf VAR1 (VAR3, VAR5 );
buf VAR7 (VAR6 , VAR3 );
endmodule | apache-2.0 |
google/skywater-pdk-libs-sky130_fd_sc_ms | cells/buf/sky130_fd_sc_ms__buf_2.v | 1,993 | module MODULE1 (
VAR7 ,
VAR3 ,
VAR5,
VAR4,
VAR6 ,
VAR2
);
output VAR7 ;
input VAR3 ;
input VAR5;
input VAR4;
input VAR6 ;
input VAR2 ;
VAR1 VAR8 (
.VAR7(VAR7),
.VAR3(VAR3),
.VAR5(VAR5),
.VAR4(VAR4),
.VAR6(VAR6),
.VAR2(VAR2)
);
endmodule
module MODULE1 (
VAR7,
VAR3
);
output VAR7;
input VAR3;
supply1 VAR5;
supply0 VAR4;... | apache-2.0 |
jeichenhofer/chuck-light | SoC/soc_system/synthesis/submodules/altera_avalon_st_handshake_clock_crosser.v | 7,553 | module MODULE1
parameter VAR20 = 8,
VAR33 = 8,
VAR23 = 0,
VAR35 = 0,
VAR28 = 1,
VAR15 = 0,
VAR22 = 1,
VAR7 = 2,
VAR45 = 2,
VAR13 = 1,
VAR31 = VAR20 / VAR33,
VAR2 = VAR38(VAR31)
)
(
input VAR12,
input VAR14,
input VAR17,
input VAR19,
output VAR41,
input VAR9,
input [VAR20 - 1 : 0] VAR40,
input [VAR28 - 1 : 0] VAR29,
inp... | gpl-3.0 |
alexforencich/verilog-ethernet | rtl/eth_mac_1g_gmii.v | 6,948 | module MODULE1 #
(
parameter VAR60 = "VAR20",
parameter VAR56 = "VAR15",
parameter VAR29 = "VAR61",
parameter VAR68 = 1,
parameter VAR72 = 64
)
(
input wire VAR36,
input wire VAR7,
output wire VAR32,
output wire VAR28,
output wire VAR58,
output wire VAR22,
input wire [7:0] VAR14,
input wire VAR53,
output wire VAR69,
in... | mit |
silverneko/dsdl | lab2/seg7.v | 1,323 | module MODULE2(VAR1 , VAR3);
input [3:0] VAR1;
output [7:0] VAR3;
reg [7:0] VAR11;
assign VAR3 = VAR11;
always @(VAR1) begin
case (VAR1)
4'b0000: VAR11 = 8'b00111111;
4'b0001: VAR11 = 8'b00000110;
4'b0010: VAR11 = 8'b01011011;
4'b0011: VAR11 = 8'b01001111;
4'b0100: VAR11 = 8'b01100110;
4'b0101: VAR11 = 8'b01101101;
4'b... | mit |
apotocnik/redpitaya_guide | projects/4_frequency_counter/signal_split.v | 1,513 | module MODULE1 #
(
parameter VAR2 = 16,
parameter VAR7 = 32
)
(
input [VAR7-1:0] VAR6,
input VAR1,
output wire [VAR7-1:0] VAR3,
output wire VAR5,
output wire [VAR7-1:0] VAR8,
output wire VAR4
);
assign VAR3 = {{(VAR7-VAR2+1){VAR6[VAR2-1]}},VAR6[VAR2-1:0]};
assign VAR8 = {{(VAR7-VAR2+1){VAR6[VAR7-1]}},VAR6[VAR7-1:VAR2]}... | gpl-3.0 |
johan92/altera_opencl_sandbox | vector_add/bin_vector_add/iface/ip/SGDMA_dispatcher/read_signal_breakout.v | 5,774 | module MODULE1 (
VAR15, VAR4,
VAR1,
VAR13,
VAR17,
VAR12,
VAR8,
VAR7,
VAR2,
VAR9, VAR11, VAR10, VAR3,
VAR16,
VAR5,
VAR6
);
parameter VAR14 = 256;
input [VAR14-1:0] VAR15;
output wire [255:0] VAR4;
output wire [63:0] VAR1;
output wire [31:0] VAR13;
output wire [7:0] VAR17;
output wire VAR12;
output wire VAR8;
output wire... | mit |
Subsets and Splits
No community queries yet
The top public SQL queries from the community will appear here once available.